用于在半导体衬底上产生接触区的方法技术

本发明专利技术涉及用于在半导体衬底上产生接触区的方法。本发明专利技术涉及一种用于产生适于插入接合的形成在其表面上包括一个或多个金属化层叠层的半导体衬底(1)上的凹接触区的方法。使用抗蚀剂层作为掩膜通过等离子体蚀刻在介电层上蚀刻出开口。抗蚀剂材料和等离子体蚀刻参数被选择成由于形成在抗蚀剂孔的侧壁上的聚合物层和在蚀刻步骤期间形成的凹接触开口的受控形成，而获得具有带预定义斜率的斜侧壁的开口。根据一优选实施例，使用化学机械抛光将沉积在凹接触区中和介电层顶部上的金属平面化，从而造成互相隔离的接触区。与现有技术阵列相比，可以产生具有更小节距的这样的区域的阵列。本发明专利技术同样涉及可通过本发明专利技术的方法获得的组件以及包括这样的组件的封装。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及。本专利技术涉及一种用于产生适于插入接合的形成在其表面上包括一个或多个金属化层叠层的半导体衬底(1)上的凹接触区的方法。使用抗蚀剂层作为掩膜通过等离子体蚀刻在介电层上蚀刻出开口。抗蚀剂材料和等离子体蚀刻参数被选择成由于形成在抗蚀剂孔的侧壁上的聚合物层和在蚀刻步骤期间形成的凹接触开口的受控形成，而获得具有带预定义斜率的斜侧壁的开口。根据一优选实施例，使用化学机械抛光将沉积在凹接触区中和介电层顶部上的金属平面化，从而造成互相隔离的接触区。与现有技术阵列相比，可以产生具有更小节距的这样的区域的阵列。本专利技术同样涉及可通过本专利技术的方法获得的组件以及包括这样的组件的封装。【专利说明】
本专利技术涉及半导体封装，尤其涉及用于产生适于通过插入接合来使各半导体组件 接合在一起的接触区的方法。
技术介绍
插入接合是一种在两个组件之间形成电连接的技术，例如在集成电路和载体衬底 之间。组件之一配备了基于铜的微凸块或所谓的'透硅通孔'（TSV)的形式的凸起接触结 构。在另一组件上，产生一组凹接触区来接纳凸块或TSV。接触区被形成为空腔，由金属层 作为衬里并且适于当在给定压力下使凸块或TSV与该空腔接触时形成与凸块或TSV的金属 的连接。 空腔优选地配备了斜侧壁，以增加空腔的可达性。一种用于产生被配置成接收凸 块或TSV的阵列的这样的空腔阵列的标准方法，是通过合适的蚀刻技术、沉积共形金属层 (例如，Ta和Cu的叠层）并通过光刻/蚀刻步骤从空腔之间的区域移除所述金属层以使空 腔彼此隔离，来在产生于金属化层之上的介电层中产生所述空腔。由于金属层的一部分保 留在表面上紧紧围绕着空腔，所以这一技术使得难以产生具有非常小节距（两个相邻空腔 的对应点之间的距离，例如两个相邻空腔中心线之间的距离）的阵列。 当前已知的用于产生空腔的斜侧壁表面的方法也是有问题的。一种用于创建这些 空腔的标准蚀刻技术利用具有小于空腔的最终顶部区域的开口的蚀刻掩膜，这考虑了在使 用硬掩膜时由于掩膜开口的周边外围的欠蚀刻或由于在使用抗蚀剂作为掩膜（由于掩膜 自身的蚀刻）时的回拉效果而造成的这些开口的上部直径的加宽。这一加宽效果必须被考 虑在蚀刻掩膜的设计中，并且代表了用于产生精细节距的空腔阵列的另一障碍。另一方法 在文献US2005148180中示出，其中抗蚀剂层被施加在其中要产生空腔的介电层的顶部，所 述抗蚀剂层随后被提供了开口并被热处理以形成所述开口中的斜侧壁。这些斜侧壁随后通 过合适的蚀刻技术被转移到底层。然而，这一方法需要附加的加热步骤，同时开口的斜面难 以控制。尤其在另一组件上的接触结构的高度显著地变动时，这在接触过程期间造成了问 题。
技术实现思路
本专利技术涉及所附权利要求书中公开的方法、半导体组件及封装。本专利技术首先涉及 一种用于产生适于插入接合的形成在其表面上包括一个或多个金属化层叠层的半导体衬 底上的凹接触区的方法。使用抗蚀剂层作为掩膜通过等离子体蚀刻在介电层上蚀刻出开 口。抗蚀剂材料和等离子体蚀刻参数被选择成由于形成在抗蚀剂孔的侧壁上的聚合物层 和在蚀刻步骤期间形成的凹接触开口的受控形成，而获得具有带预定义斜率的斜侧壁的开 口。根据一优选实施例，使用化学机械抛光将沉积在凹接触区中和介电层顶部上的金属平 面化，从而造成互相隔离的接触区。与现有技术阵列相比，可以产生具有更小节距的这样的 区域的阵列。本专利技术同样涉及可通过本专利技术的方法获得的组件以及包括这样的组件的封 装。 具体而言，本专利技术涉及一种用于在半导体组件上产生凹接触区的方法，所述半导 体组件包括半导体衬底上的一个或多个金属化层叠层，所述方法包括以下步骤： -将介电层沉积在所述叠层的上部金属化层的一个或多个金属区域上并与其相接 触， -将抗蚀剂层沉积在所述介电层上并与其相接触， -在所述抗蚀剂层中产生一个或多个开口，所述开口位于所述一个或多个金属区 域上方，从而暴露出所述介电层的各区域， -移除介电层的所述区域中的介电层，从而在所述介电层中形成开口并在所述开 口的底部暴露出所述金属区域的至少各部分， -剥离所述抗蚀剂层， -在所述介电层上以及在所述介电层中的开口中共形地沉积金属层， -从所述介电层的平坦上表面的至少一部分中移除所述金属层，金属层保留在所 述介电层中的开口的底部和侧壁上， 其中： -所述抗蚀剂层中的开口具有基本上垂直的侧壁， -所述介电层中的开口是通过等离子体蚀刻来产生的， -所述抗蚀剂材料和所述等离子体工艺被配置成使得： ?在所述介电层中的开口的形成期间基本上没有除气发生， ?在所述开口被蚀刻时，聚合物层被持续形成在所述抗蚀剂开口的侧壁上和所述 介电层中的开口的侧壁上，使得所述介电层中的开口具有斜侧壁，所述壁的斜率基本上是 预定义的，所述聚合物层在抗蚀剂剥离步骤期间被移除。 根据特定实施例，所述抗蚀剂层分别是电镀抗蚀剂层或DNQ抗蚀剂层。 根据一实施例，在剥离所述抗蚀剂和聚合物层之后获得的所述介电层中的开口的 上部横截面基本上等于所述抗蚀剂层中的开口的横截面。 根据一实施例，所述抗蚀剂层的厚度是至少5 μ m。 根据一实施例，所述介电层中的开口的至少一部分被产生作为具有3 μ m和10 μ m 之间的节距的开口阵列。 根据另一实施例，移除所述金属层的步骤是通过化学机械抛光来执行的。最后一 种情况下，所述方法还可包括在所述CMP步骤之前或之后，在所述介电层中制成的所述开 口中的所述金属层上沉积焊料。 本专利技术同样涉及一种包括在介电层中具有斜侧壁的凹接触区的阵列的半导体组 件，其中金属接触层作为所述凹接触区的表面的衬里，所述阵列的所述接触区中的任何两 个的相应侧壁的倾角基本上相等。所述阵列的节距可以在3 μ m和10 μ m之间。 根据按照本专利技术的组件的一实施例，所述金属层不延伸到所述介电层（3)的平坦 上表面上。 根据本专利技术的半导体组件可包括所述金属接触层上的焊料。 本专利技术同样涉及一种半导体封装，包括： -根据本专利技术的第一半导体组件， -配备有通过插入接合来接合到所述凹接触区的接触结构的第二半导体组件。 【专利附图】【附图说明】 图la-lf示出了根据本专利技术的优选实施例的各步骤。 图2示出了在图1中示出的介电层30中形成的开口的侧壁的细节。 图3示出了配备有适于连接到根据本专利技术的方法产生的接触区的TSV的组件的示 例。 图4示出了可通过本专利技术的方法产生的接触区的预定义尺寸的示例。 【具体实施方式】 图1通过示出步骤序列来示出了根据本专利技术的第一方面的本专利技术方法。提供衬底 1 (图la)，包括上部金属化层2以及在金属化层2上且与其接触的介电层3。衬底1可以是 在下方包括进一步金属化层（Ml和M2等）并连接到顶部金属化层2的硅载体晶片，所述载 体被设计成控制要接合到该载体的多个1C。金属化层2包括金属线4或区域5,优选地是 铜线或区域。介电层3可以是任何合适的材料，例如碳化硅和氧化硅叠层。 抗蚀剂层6随后被沉积在介电层3上并被图案化以形成透过抗蚀剂全部厚度的开 口 7(图lb)，即在所述开口的底部暴露出介本文档来自技高网...

【技术保护点】
一种用于在半导体组件上产生凹接触区的方法，所述半导体组件包括半导体衬底(1)上的一个或多个金属化层叠层，所述方法包括以下步骤：‑将介电层(3)沉积在所述叠层的上部金属化层(2)的一个或多个金属区域(5)上并与其相接触，‑将抗蚀剂层(6)沉积在所述介电层(3)上并与其相接触，‑在所述抗蚀剂层中产生一个或多个开口(7)，所述开口位于所述一个或多个金属区域(5)上方，从而暴露出所述介电层(3)的各区域，‑移除所述介电层(3)的所述区域中的介电层，从而在所述介电层(3)中形成开口(8)并在所述开口的底部暴露出所述金属区域(5)的至少各部分，‑剥离所述抗蚀剂层(6)，‑在所述介电层(3)上以及在所述介电层中的所述开口(8)中共形地沉积金属层(10)，‑从所述介电层(3)的平坦上表面的至少一部分中移除所述金属层(10)，金属层保留在所述介电层(3)中的所述开口(8)的底部和侧壁上，其中：‑所述抗蚀剂层(6)中的开口(7)具有基本上垂直的侧壁，‑所述介电层中的开口(8)是通过等离子体蚀刻来产生的，‑所述抗蚀剂材料和所述等离子体工艺被配置成使得：·在所述介电层(3)中的所述开口(8)的形成期间基本上没有发生除气，·在所述开口(8)被蚀刻时，聚合物层(9)被持续形成在所述抗蚀剂开口(7)的侧壁上和所述介电层(3)中的开口(8)的侧壁上，使得所述介电层(3)中的所述开口(8)具有斜侧壁，所述壁的斜率基本上是预定义的，所述聚合物层(9)在所述抗蚀剂剥离步骤期间被移除。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：E·贝内，W·张，G·贾米森，B·斯维能，
申请(专利权)人：IMEC公司，
类型：发明
国别省市：比利时;BE