用在电荷陷阱非易失性存储器中的频谱位移的动作设计制造技术

本发明专利技术提供一种可用重注入循环将其程式化，并且具有电荷陷阱结构的记忆胞。重注入循环包括一个程式化脉冲，其后再加上一个可让电子从电荷陷阱结构中跳出的电荷平衡脉冲。重注入循环会对电荷陷阱结构的电荷陷阱分布产生一个频谱蓝偏移效应。本发明专利技术提供的方法包括在程式化脉冲之后，执行程式化检验动作，如果可在多数个重注入循环之后，成功通过程式化检验动作，即可宣告结束。

【技术实现步骤摘要】

本专利技术是有关于一种电性可抹除程式化非挥发性记忆体，且较特别的是，有关于一种除了提升及降低临界电压(threshold voltage)动作之外，尚具有一种偏压配置(bias arrangement)，以修正记忆体中电荷的一种电荷陷阱记忆体(charge trapping memory)。
技术介绍
熟知使用电荷(charge)储存结构的电性可抹除程式化非挥发性记忆体(electrically programmable and erasable non-volatile memory)技术的EEPROM及快闪记忆体(flash memory)，是广泛应用在各种现代应用之中。其中，在EEPROM及快闪记忆体中，是使用多种记忆胞(memory cells)结构。当集成电路(integrated circuits，IC)的体积缩小时，因为要扩展其能力及简化其制程，所以对使用电荷陷阱介电层(charge trapping dielectriclayers)的记忆胞结构的研究，就产生极大兴趣。举例而言，使用电荷陷阱介电层的记忆胞结构，包括业界习知的NROM、SONOS、以及PHINES。这些记忆胞结构是藉由将电荷陷(trapping)在如氮化硅(silicon nitride)的电荷陷阱介电层中，而储存资料。当负电荷(negative charge)被诱陷(trapped)时，记忆胞的临界电压(threshold voltage)就会增加。藉由将负电荷从电荷陷阱层中移除，可降低记忆胞的临界电压。习知的SONOS装置是使用非常薄，例如小于3纳米(nanometers)的一个氧化物底(bottom oxide)，并且使用一个可造成通道抹除(channelerase)的直接穿隧(direct tunneling)效应的偏压配置(biasarrangement)。虽然使用该技术可加快抹除速度，但因为穿越该极薄氧化物底的电荷泄漏(charge leakage)的影响，所以其电荷保持力(chargeretention)较差。NROM装置是使用一种如大于3纳米，且一般大约为5到9纳米的很厚的氧化物底，以避免电荷流失。此技术是使用带至带穿隧诱导热电洞注入(band-to-band tunneling induced hot hole injection，BTBTHH)来抹除记忆胞，而非使用上述的直接穿隧。然而，热电洞注入会损害氧化物，进而导至在高临界记忆胞(high threshold cell)中的电荷流失，以及在低临界记忆胞(low threshold cell)中的电荷增加。此外，在程式化及抹除循环((program and erase cycling)期间，因为在电荷陷阱结构中的难抹除(hard-to-erase)电荷的累积，会造成抹除时间逐渐增加。这种电荷的累积乃是因为电洞注入点(hole injection point)与电子注入点(electroninjection point)彼此并不相符，所以在抹除脉冲(erase pulse)之后，仍会遗部分电子。此外，在NROM快闪记忆体装置的扇区(sector)抹除中，因为处理程序的差异(例如通道长度不同)，所以每一个记忆胞的抹除速度会不同。这种不同的抹除速度会造成一个很大的抹除状态Vt的分布，其中部分记忆胞会变得难抹除，而且部分记忆胞会过分抹除(over-erased)。因此，目标临界值Vt窗(object threshold Vt window)会在多个程式化及抹除循环之后关闭，而且会发现其耐久力(endurance)较差。当这种技术应用在越来越小的体积上时，这种问题会变得更加严重。此外，电荷陷阱记忆体装置会在浅及深的两种能级(shallow and deepenergy levels)的电荷陷阱层中捕获(captures)电子。在浅能级捕获的电子，会比在较深能级中捕获的电子还容易脱逃(de-trap)。所以浅能级的电子即为电荷保持力的重要问题来源。为保持较佳的电荷保持力，较偏好较深的捕获电子。因此，需要一种可多次程式化及抹除，而不受制于在用于删除无效记忆胞的抹除动作之后所增加的临界电压，以改善电荷保持力与可靠度的记忆胞。
技术实现思路
有鉴于此，本专利技术提供一种记忆胞动作方法，以及一种包括一记忆胞的集成电路所用之架构，以改善其耐久力及可靠度。以下说明一个电荷陷阱型记忆胞的电荷平衡动作。电荷平衡动作包括一个偏压配置，该偏压配置包括对薄介电底层(thin bottom dielectrics)，会从其闸极(gate)到电洞的通道和/或直接穿隧，诱导(inducing)电场辅助电子逃出(E-fieldassisted electron ejection)，且其为从闸极到电荷陷阱结构的电场辅助电子逃出所平衡；以及施加一个相对于基底(substrate)的负闸极电压(例如施加一个-VG或是一个正基底电压+VSUB，或是-VG及+VSUB的组合电压)，并且施加一个接地电压或是一个低正电压给其源极(source)及汲极(drain)。为在实际时间限制之内，完成本专利技术的电荷平衡动作，在记忆胞的通道中，从闸极到基底的电压，会大于-0.7伏特/纳米，且在以下说明的范例中，此电压为低于-1.0伏特/纳米。因此，对一个具有一闸极、一上氧化层(top oxidelayer)、一电荷陷阱层(charge trapping layer)、以及一在通道上之下氧化层(bottom oxide layer)的记忆胞而言，做为电荷平衡动作的闸极到基底偏压，是大约等于上介电质(top dielectric)、电荷陷阱介电质(chargetrapping dielectric)、以及下介电质(bottom dielectric)的组合，以纳米所表示的有效氧化物的厚度，再乘上大约-0.7到-1.1伏特/纳米。在电荷平衡动作期间，闸极注入(gate injection)及电子脱逃(electron de-trapping)可一起运作，以建立一个动态平衡或是平衡状态(equilibrium state)。从闸极所注入的电子，可消除在抹除一热电洞(hothole)之后所遗留的电洞陷阱(hole traps)。因此，电荷平衡动作可提供一个很强的”电退火”(electrical annealing)，以将热电洞注入所产生的损害降到最低。可靠度测试同时显示此电荷平衡动作，可大大降低在多次程式化及抹除(P/E)循环之后的电荷流失。根据本专利技术的一观点，在此所描述技术的方法，是包括透过一个第一偏压配置，降低记忆胞的临界电压；以及对记忆胞的闸极，施加一个第三偏压配置，例如使用与第一及第二偏压配置相关的一电荷平衡脉冲。如果闸极具有一个相对于基底的负电压，则电子的第一移动是从闸极到电荷陷阱结构(电子闸极注入)，而且电子的第二移动是从电荷陷阱结构到基底(电子注入至通道)。另一方面，如果闸极具有一个相对于基底的正电压，则电子的第一移动是从基底到电荷陷阱结构，而且电子的第二移动是从电荷陷阱结构到闸极。当临界电压增加时，电子的第一移动率会降低，而且当临界电压降低时，电子的第一移动率会增加。此外，当临界电压增加时，电子的第二移动率本文档来自技高网...

【技术保护点】
一种记忆胞操作方法，该记忆胞包括一闸极、位于一基底区之内的一源极区及一汲极区、以及在该基底中位于该源极区及该汲极区之间的一通道，并且包括一上介电质、一电荷陷阱结构、以及位于该闸极及该通道之间的一下介电质，其特征在于该记忆胞操作方法包括： 应用一第一程序，以在该记忆胞中建立一低临界状态；以及应用一第二程序，以在该记忆胞中建立一高临界状态，其是包括将电子注入该电荷陷阱结构，且该第二程序是包括至少一循环，且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置，以及诱 导电子从该电荷陷阱结构中逃出的一第二偏压配置。

【技术特征摘要】
US 2004-4-26 60/565,377;US 2004-4-30 60/566,669;US1.一种记忆胞操作方法，该记忆胞包括一闸极、位于一基底区之内的一源极区及一汲极区、以及在该基底中位于该源极区及该汲极区之间的一通道，并且包括一上介电质、一电荷陷阱结构、以及位于该闸极及该通道之间的一下介电质，其特征在于该记忆胞操作方法包括应用一第一程序，以在该记忆胞中建立一低临界状态；以及应用一第二程序，以在该记忆胞中建立一高临界状态，其是包括将电子注入该电荷陷阱结构，且该第二程序是包括至少一循环，且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置，以及诱导电子从该电荷陷阱结构中逃出的一第二偏压配置。2.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第一偏压配置是诱导通道热电子注入电流。3.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第一偏压配置是诱导通道启动第二电子注入电流。4.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第一偏压配置是诱导电场辅助穿隧电子注入电流。5.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置是诱导在该电荷陷阱结构及该通道之间的电子穿隧。6.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二程序包括至少三个该些循环。7.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。8.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括当对该通道的该区中的该基底，施加一近似接地电位，并且对该源极及该汲极，施加一近似接地电位时，在该记忆胞的该闸极上，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。9.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为1.0±10％伏特/纳米。10.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括工作功能高于n型多晶硅的一材料。11.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括工作功能高于4.25eV的一材料。12.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括工作功能高于5eV的一材料。13.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括掺杂p型杂质的多晶硅。14.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该记忆胞操作方法更加包括在执行该第一及该第二程序的任何循环之前，对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。15.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲，且施加该脉冲的一时间区间是大约小于10毫秒。16.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲，且施加该脉冲的一时间区间是大约小于或等于1毫秒。17.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加一第二脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。18.根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加一第二脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧，接下来再施加另一可诱导电子注入的脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加另一脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。19.一种集成电路装置，其特征在于其包括一基底；在该基底上的多数个记忆胞，其中每一该些记忆胞都具有一临界电压，而且都包括一电荷陷阱结构、一闸极、以及在该基底中由一通道所分隔的一源极区及一汲极区，并且包括一上介电质、一电荷陷阱结构、以及在该闸极及该通道之间的一底介电质；以及一控制电路，是连接至该些记忆胞，并且包括一逻辑，且该逻辑包括应用一第一程序，以在该记忆胞中建立一低临界状态；以及应用一第二程序，以在该记忆胞中建立一高临界状态，其是包括将电子注入该电荷陷阱结构，且该第二程序是包括至少一循环，且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置，以及诱导电子从该电荷陷阱结构中逃出的一第二偏压配置。20.根据权利要求19所述的集成电路...

【专利技术属性】
技术研发人员：吕函庭，施彦豪，谢光宇，李明修，吴昭谊，徐子轩，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]