复位集成电路的方法和电路布置技术

本发明专利技术涉及一种使集成电路的至少一个电路部分尤其是一种同步半导体存储器复位的方法，其中，为了对集成电路计时，设置了时钟信号和相对于后面的时钟信号反相的时钟信号，当存在复位条件时，在时钟信号上或反相时钟信号上对复位信息项进行编码。本发明专利技术还涉及一种实施根据本发明专利技术的上述方法的电路布置，其具有时钟禁止装置和译码器电路，译码器电路用于从时钟信号或从反相时钟信号中提取复位信息。

【技术实现步骤摘要】

本专利技术涉及具有多个半导体模块的集成电路，通过共用时钟信号对其供电。尽管可以应用于任何希望的半导体模块和集成电路中，但是将在以下结合半导体存储器对本专利技术以及所针对的问题进行解释。在集成电路的初始化过程中以及在处于该集成电路的运行过程中的某种状态下，需要经常地使该集成电路处于限定状态。在数字技术中，通过复位(RESET或CLEAR)使数字模块(module)的该限定状态处于低逻辑电平，或者例如通过设定(SET)使该限定状态处于高逻辑电平。通常，通过复位一以下称为RESET使集成电路以及该集成电路相关的模块处于限定电平。为了进行这种复位，该集成电路典型地具有RESET端子，该RESET端子是特别为此目的而设置的，并且RESET信号施加在该RESET端子上。通过连接线将载有单个RESET条件的信息的该RESET信号传送至各个电路部分—这些电路部分通过该集成电路的复位而被复位。这需要多个RESET连接线，它们分别旨在使各个不同的电路部分RESET，并将对应的RESET信息带给这些各个不同的电路部分。尽管这些不同的RESET信号特别所需的连接线在简单集成电路中也可以有效实现，但在大规模(scale)的集成电路诸如现代化的DRAM存储器模块中连接线使用了大量的空间。在这种情况下，用于RESET信号的连接线必须路由至所有半导体模块，这些半导体模块例如是行译码器、列译码器、输入缓存器、输出缓存器、驱动器、调制器、解调器等。鉴于有关的设计规则，这些相应的RESET线的设置使用了极大数量的芯片面积，由此成本是极高的。可是，当研发并提供大规模集成电路时，仍存在一个需要，即以在保持相同功效的同时尽可能地使用少量面积的方式提供集成电路。
技术实现思路
本专利技术的目的是尽可能地减少集成电路的芯片面积。为实现上述目的，一种使集成电路的至少一个电路部分尤其是同步半导体存储器复位的方法，其中，为了对该集成电路计时，设置了时钟信号和相对于后面的时钟信号反相的时钟信号，其中，当存在复位条件时，在时钟信号上或在反相时钟信号上对复位信息的项进行编码。一种实现本专利技术方法的电路布置，具有可以注入时钟信号的第一时钟输入端，具有可以注入与该时钟信号反相的时钟信号的第二时钟输入端，具有时钟禁止装置，当存在复位条件时，为了提供复位信息的项，该时钟禁止装置禁止时钟信号或反相时钟信号的时钟为指定的第一持续时间，该电路布置还具有从时钟信号或从反相时钟信号中提取复位信息的译码器电路，该译码器电路检测时钟信号或反相时钟信号的时钟被禁止的持续时间，并且，如果测量到的持续时间超过指定的第一持续时间就生成复位信号，该电路布置还具有用于输出已经生成的复位信号的输出端子。本专利技术基于的知识是例如，在使用CMOS技术构建同步设计的集成电路的情况下，需要时钟信号和相对于后面的时钟信号反相的时钟信号，以便使该集成电路的各种电路部分同步。这些时钟信号是二进制电信号，这些二进制信号以尽可能相同的时间间隔交替具有高电压电平(HIGH，逻辑1)以及低电压电平(LOW，逻辑0)，这些不同时钟信号的形状可以是矩形或梯形。与所述时钟信号反相的时钟信号在时钟信号具有高逻辑电平的位置具有低逻辑电平，反之亦然。该时钟信号和相对于后面的时钟信号反相的时钟信号典型地在集成电路中自身生成，或者从外部注入。现在本专利技术的思想是如果存在RESET条件，现在就根据两个时钟信号中的其中一个以合适的方式对该RESET信息进行编码，也就是说或者根据时钟信号本身，或者根据相对于后面时钟信号反相的时钟信号。无论如何都存在时钟信号，并且通过无论如何都存在的时钟线对时钟信号进行传输，时钟信号现在有利地用来传送RESET信息。这不需要使用任何额外的面积，并且由此也不涉及任何额外的成本。在这种情况下，仅仅必须提供用于将要被复位的集成电路的电路的译码器电路(其必须得到RESET条件)。但这可以根据电路以简单的方式来实现，使得这不会导致使用太大的芯片面积。在提供有RESET信息并且由此被复位的电路中，已经根据这些时钟信号的其中一个对该RESET信息进行编码，该RESET信息现在在本地被提取。结果，电路或这些电路具有在各个本地就可以得到的译码器电路，其使用译码器来提取已经根据每个时钟信号进行编码的RESET信息。在输出侧，译码器电路生成用于使有关电路复位的RESET信号。由于RESET条件和对应的RESET信号现在不再必须通过为此目的而特别设置的RESET连接线从外部发送到要进行复位的电路，因此可以省却这些RESET连接线。由此，本专利技术特别的优点尤其在于由于省却了这些连接线，可以以更节约面积并且由此更有效利用成本的方式来制造集成电路。这使得尤其是在非常复杂的集成电路中的芯片面积得以极大节约。从其它从属权利要求和参考这些附图的描述中可以得到本专利技术有利的改进。在有利的改进中，通过为指定持续时间禁止时钟信号或反相时钟信号的时钟，对复位信息进行编码。指定的第一持续时间最好至少与该时钟信号或该反相时钟信号的两个时钟脉冲的持续时间相对应。集成电路中的译码器电路通过确定指定的第一持续时间而在本地提取时钟信号或反相时钟信号中的复位信息。在有利的改进中，通过对其中没有禁止时钟脉冲的那个时钟信号的时钟脉冲进行计数来确定该指定的第一持续时间。在有利的改进中，当超过该指定的第一持续时间时，在集成电路中的译码器电路生成用于使至少一个电路部分复位的本地复位信号。在这种情况下，通过使信号幅值在指定的第二持续时间期间从第一逻辑电平改变为第二逻辑电平，典型地生成该本地复位信号。在有利的改进中，该指定的第二持续时间至少与该时钟信号或该反相时钟信号的一个时钟脉冲的持续时间相对应。在有利的改进中，该指定的第一持续时间之后，其中，时钟被禁止的那个时钟信号在指定的第二持续时间之内的一个时间或在指定的第二持续时间之后的一个时间开始再一次计时。在有利的改进中，译码器电路具有用于对时钟信号或反相时钟信号计数的计数器。在另一个有利的改进中，译码器电路具有移位寄存器，通过其时钟没有被禁止的时钟信号的时钟而触发该移位寄存器。在这种情况下，该移位寄存器具有第一数量个触发器，该第一数量与该时钟信号或反相时钟信号的时钟脉冲的数量相对应，结合在一起的这些时钟脉冲至少是确定该指定的第一持续时间所必须的。在有利的改进中，设置了维持电路，当存在复位信号时，该维持电路维持该复位信号指定的第二持续时间。该维持电路是以例如触发器的形式存在的。附图说明结合附图所表示的典型实施例，以下将对本专利技术进行更详细地解释。其中图1表示用于解释根据时钟信号确定复位信息(根据本专利技术)的方式的信号/时间图；以及图2表示根据本专利技术用于根据时钟信号得到复位信息的译码器电路。具体实施例方式在这些附图中，除非特别指明，否则，相同的或功能相同的元件和信号具有相同的附图标记。图1使用了信号/时间图来表示根据时钟信号得到RESET信息项(根据本专利技术)的方式。在图1中，CLK用于指示时钟信号，CLK#用于指示与所述时钟信号反相的时钟信号。这些时钟信号CLK、CLK#可以通过例如DLL(延时闭锁回路)电路生成。这些时钟信号CLK、CLK#具有梯形时钟脉冲和脉冲间隔。根据本专利技术还提供RESET信号RESET。该RESET信号RESET含有从本文档来自技高网...

【技术保护点】
一种用于使集成电路的至少一个电路部分尤其是同步半导体存储器复位的方法，其中，为了对集成电路计时，设置了时钟信号（ＣＬＫ）和相对于后面的时钟信号反相的时钟信号（ＣＬＫ＃），其中，当存在复位条件（Ｒ１）时，在时钟信号（ＣＬＫ）上或反相时钟信号（ＣＬＫ＃）上对复位信息项进行编码。

【技术特征摘要】
DE 2004-4-30 102004021398.41.一种用于使集成电路的至少一个电路部分尤其是同步半导体存储器复位的方法，其中，为了对集成电路计时，设置了时钟信号(CLK)和相对于后面的时钟信号反相的时钟信号(CLK#)，其中，当存在复位条件(R1)时，在时钟信号(CLK)上或反相时钟信号(CLK#)上对复位信息项进行编码。2.如权利要求1所述的方法，其特征在于通过为指定的持续时间(Δt)禁止时钟信号(CLK)或反相时钟信号(CLK#)的时钟，对复位信息进行编码。3.如权利要求2所述的方法，其特征在于指定的第一持续时间(Δt)至少与时钟信号(CLK)或反相时钟信号(CLK#)的两个时钟脉冲的持续时间相对应。4.如权利要求2或3所述的方法，其特征在于集成电路中的译码器电路(1)通过确定指定的第一持续时间(Δt)而本地的提取时钟信号(CLK)或反相时钟信号(CLK#)中的复位信息。5.如权利要求2-4中的任意一个所述的方法，其特征在于通过对时钟脉冲没有被禁止的那个时钟信号(CLK#)的时钟脉冲进行计数来确定指定的第一持续时间(Δt)。6.如权利要求2-5中的任意一个所述的方法，其特征在于当超过指定的第一持续时间(Δt)时，在集成电路中的译码器电路(1)生成用于使至少一个电路部分复位的本地复位信号(RESET)。7.如权利要求6所述的方法，其特征在于通过使信号幅值在指定的第二持续时间期间(t4-t2)从第一逻辑电平改变为第二逻辑电平，生成本地复位信号(RESET)。8.如权利要求7所述的方法，其特征在于指定的第二持续时间(t4-t2)至少与时钟信号(CLK)或反相时钟信号(CLK#)的一个时钟脉冲的持续时间相对应。9.如权利要求7或8所述的方法，其特征在于在指定的第一持续时间(Δt)之后，时钟被禁止的那个时钟信号(CLK)在指...

【专利技术属性】
技术研发人员：斯特凡迪特里希，托马斯海因，帕特里克海伊，彼得施勒迈尔，
申请(专利权)人：印芬龙科技股份有限公司，
类型：发明
国别省市：DE[德国]