半导体元件制造技术

本发明专利技术提供一种半导体元件，其可改善电阻率下降效应和可靠度，包括：半导体基板；栅极介电质，位于上述半导体基板的上方；以及栅极，位于上述栅极介电质的上方；栅极硅化物区，位于上述栅极上；源／漏极区；邻接于上述栅极介电质；以及源／漏极硅化物区，位于上述源／漏极区上，其中上述源／漏极硅化物区和上述栅极硅化物区具有不同的金属组合。利用本发明专利技术形成的金属氧化物半导体元件具有已改善的电阻率下降效应和可靠度。

【技术实现步骤摘要】

本专利技术涉及一种金属氧化物半导体(metal-oxide-semiconductor, MOS)元 件的结构及其制造方法，特别涉及一种MOS元件硅化物区的形成。
技术介绍
在微电子产业中，对于超大型集成电路(VLSI)系统而言，深次微米 (deep-submkmn)尺寸的要求主宰了设计的考虑。随着栅极尺寸的縮小，源/ 漏极的接面深度必须随之縮小以抑制所谓的短沟道效应(short channel effect, SCE)，其会降低微型化元件的性能。有关互补型金属氧化物半导体 (complementary MOS， CMOS)尺寸縮小的一个主要问题为不希望产生的寄 生电容的增加。随着源/漏极的接面深度和多晶硅线宽縮小至深次微米的范 围，接触孔的电阻变得更为重要且需要降低。降低位于多晶硅栅极和源/漏极区与内连线之间的接触孔的电阻的方式 为在外加导电薄膜以形成不同的导电内连线之前，于源/漏极区和栅极的顶面 上形成金属硅化物。含镍的硅化物和含钴的硅化物为最常见的金属硅化物材 料，其典型以硅化(自对准硅化)工艺形成。在硅化工艺中，于半导体基板上 方，特别在暴露出的源/漏极区和栅极区的上方全面性地沉积金属薄膜。接着 晶片受到一个或多个例如在700。C或更高温的退火步骤。上述的退火步骤使 金属选择性的与暴露出的源/漏极区和栅极区产生反应，因此形成金属硅化 物。因为上述硅化物层仅形成于金属材料与源/漏极区和多晶硅 (polycrystalline silicon, polysilicon)栅极区直接接触的地方，为自对准硅化工 艺。形成硅化物层之后，移除未反应的金属且进行内连线工艺以提供导电路 径，例如形成介层孔以穿过沉积的层间介电层，和以例如钨的导电材料填充 上述介层孔的内连线工艺。然而，已知的硅化工艺具有下列缺点。举例来说，常用的含镍硅化物具 有低电阻，且可于低温下形成。然而，含镍硅化物对于后续的高温工艺非常敏感，例如高应力的接触孔蚀刻停止层(contact etch stop layer, CESL)和/或层 间介电层(ILDlayerO的工艺。例如在仅有含镍硅化物的硅化工艺中，源/漏极 区可能会产生纵条(stringer)和侵蚀(encroachment)等不希望看到的现象。因此 集成电路的功能和可靠度会受到不利的影响。另一方面，含钴硅化物于高温 环境下更为稳定且其工艺更为成熟，较不可能因后续高温工艺而受到不利的 影响。然而，在约为35纳米(nm)尺寸或以下的工艺，含钴硅化物具有明显 下降(roll-off)电阻率(resistivity)，其表示为当含钴硅化物的特征尺寸约接近 35纳米(nm)尺寸或以下时，其电阻率会明显增加。由于MOS元件的栅极典 型地具有较各别的源/漏极区小的尺寸，栅极硅化物区首先会看到电阻率下降 的现象。上述现象会限制含钴硅化物在较小尺寸的先进工艺中的使用。另外，此
需要一种新的方法及结构，可包含利用硅化物以降低 电阻率的优点，且同时克服先前技术的缺点。
技术实现思路
有鉴于此，本专利技术的主要目的提供一种半导体元件，包括半导体基板; 栅极介电质，位于上述半导体基板的上方；以及栅极，位于上述栅极介电质 的上方；栅极硅化物区，位于上述栅极上；源/漏极区；邻接于包括上述栅极 介电质和上述栅极的栅极叠层；以及源/漏极硅化物区，位于上述源/漏极区 上，其中上述源/漏极硅化物区和上述栅极硅化物区具有不同的金属组合。根据本专利技术的半导体元件，其中该源/漏极硅化物区和该栅极硅化物区的 其中之一至少包含一金属。根据本专利技术的半导体元件，其中该源/漏极硅化物区具有较该栅极硅化物 区高的热稳定性。根据本专利技术的半导体元件，其中该源/漏极硅化物区和该栅极硅化物区具 有不同的厚度。根据本专利技术的半导体元件，其中该源/漏极硅化物区不含镍，以及该栅极 硅化物区不含钴。根据本专利技术的半导体元件，其中该源/漏极硅化物区包含钴，其为唯一的 金属成分，以及该栅极硅化物区包含镍，其为唯一的金属成分。根据本专利技术的半导体元件，其中该源/漏极硅化物区具有较该栅极硅化物 区高的钴浓度。根据本专利技术的半导体元件，其中该源/漏极硅化物区具有较该栅极硅化物 区低的镍浓度。根据本专利技术的半导体元件，其中该源/漏极硅化物区包含金属，其择自包 括钴、铂、镍及其组合的族群，以及该栅极硅化物区包含金属材料，其择自 包括镍、镍铂合金、钴及其组合的族群。为达成专利技术的另一目的，本专利技术提供一种半导体元件，包括半导体基 板，其包括沟道区；栅极介电质，位于上述半导体基板上以及上述沟道区上 方；栅极硅化物区，位于上述栅极介电质上方；源/漏极区，邻接于上述栅极 介电质；以及源/漏极硅化物区，位于上述源/漏极区上，其中上述源/漏极硅 化物区大于上述栅极硅化物区的尺寸，具有下降的电阻率。根据本专利技术的半导体元件，其中该源/漏极硅化物区包含硅化物，其具有 较该栅极硅化物区高的热稳定性。根据本专利技术的半导体元件，其中该源/漏极硅化物区包含金属，其择自包 括钴、铂、镍及其组合的族群，以及该栅极硅化物区包含金属，其择自包括 镍、镍铂合金、钴及其组合的族群。根据本专利技术的半导体元件，其中该源/漏极硅化物区包含钴，以及其中该 栅极硅化物区包含镍。根据本专利技术的半导体元件，其中该栅极硅化物区还包括锗。根据本专利技术的半导体元件，其中该栅极硅化物区直接位于该栅极介电质上。根据本专利技术的半导体元件，其中还包括多晶硅区，其位于该栅极硅化物 区和该栅极介电质之间。为达成专利技术的又一目的，本专利技术提供一种半导体元件的形成方法，包括 下列步骤提供半导体基板；于上述半导体基板的上方形成栅极介电质；于 上述栅极介电质的上方形成栅极；形成源/漏极区邻接于上述栅极介电质和上 述栅极；于上述源/漏极区上形成源/漏极硅化物区；利用上述栅极，于上述 栅极介电质上方形成栅极硅化物区；其中上述栅极硅化物区具有与上述源/ 漏极硅化物区不同的金属组合。 「为达成专利技术的又一目的，本专利技术提供一种半导体元件的形成方法，(包括下列步骤提供半导体基板；于上述半导体基板的上方形成栅极介电质；于 上述栅极介电质的上方形成栅极；形成源/漏极区邻接于上述栅极介电质；全 面性形成第一金属层，进行第一退火步骤以于上述源/漏极区上形成源/漏极 硅化物区；全面性形成介电层，且穿过上述介电层以暴露出上述第一金属层； 移除上述第一金属层；全面性形成第二金属层，其中上述第二金属层具有与 上述第一金属层不同的成分；以及进行第二退火步骤以于上述栅极介电质上 方形成栅极硅化物区。于上述源/漏极区上形成源/漏极硅化物区；利用上述 栅极，于上述栅极介电质上方形成栅极硅化物区；其中上述栅极硅化物区具 有与上述源/漏极硅化物区不同的金属组合。利用本专利技术较佳实施例形成的MOS元件具有已改善的电阻率下降效应 (roll-off)和可靠度。附图说明图1至7为本专利技术较佳实施例的中间工艺剖面图，其中在形成接触孔蚀 刻停止层后形成栅极硅化物区。图8至10为本专利技术较佳实施例的另一变化例，其中在形成层间介电质后形成栅极硅化物区。图11为本专利技术较佳实施例的又一变化例，其中源/漏极硅化物区再一次与栅极硅化物区形成。其中，附图标记说明如下2~基板；4 栅极介电质；6~栅极；7-第一掩膜层；8H司隙壁；9本文档来自技高网...

【技术保护点】
一种半导体元件，包括：　　　　半导体基板；　　　　栅极叠层，包括：　　　　栅极介电质，位于该半导体基板的上方；以及　　　　栅极，位于该栅极介电质的上方；　　　　栅极硅化物区，位于该栅极上；　　　　源／漏极区，邻接于该栅极；以及　　　　源／漏极硅化物区，位于该源／漏极区上，其中该源／漏极硅化物区和该栅极硅化物区具有不同的金属成分。

【技术特征摘要】
US 2006-6-26 11/474,6701.一种半导体元件，包括半导体基板；栅极叠层，包括栅极介电质，位于该半导体基板的上方；以及栅极，位于该栅极介电质的上方；栅极硅化物区，位于该栅极上；源/漏极区，邻接于该栅极；以及源/漏极硅化物区，位于该源/漏极区上，其中该源/漏极硅化物区和该栅极硅化物区具有不同的金属成分。2. 如权利要求1所述的半导体元件，其中该源/漏极硅化物区和该栅极 硅化物区的其中之一至少包含一金属。3. 如权利要求1所述的半导体元件，其中该源/漏极硅化物区具有较该 栅极硅化物区高的热稳定性。4. 如权利要求1所述的半导体元件，其中该源/漏极硅化物区和该栅极 硅化物区具有不同的厚度。5. 如权利要求1所述的半导体元件，其中该源/漏极硅化物区不含镍， 以及该栅极硅化物区不含钴。6. 如权利要求5所述的半导体元件，其中该源/漏极硅化物区包含钴， 其为唯一的金属成分，以及该栅极硅化物区包含镍，其为唯一的金属成分。7. 如权利要求1所述的半导体元件，其中该源/漏极硅化物区具有较该 栅极硅化物区高的钴浓度。8. 如权利要求1所述的半导体元件，其中该源/漏极硅化物区具有较该 栅极硅化物区低的镍浓度。9. 如权利要求1所述的半导体元件，其中...

【专利技术属性】
技术研发人员：李丹晨，詹博文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]