半导体元件制造技术

本发明专利技术公开一种半导体元件，其包括基板以及配置于基板上且具有至少一缕空图案的至少一对位标记。通过缕空图案，对位标记的辨识度可提高。

【技术实现步骤摘要】
半导体元件
本专利技术涉及一种电子元件，且特别是涉及一种半导体元件。
技术介绍
半导体元件(例如芯片)为整合多个导体层的电子元件。一般而言，半导体元件具有位在顶导体层的对位标记，以供半导体元件与其它器件(例如在封装制作工艺中的载体)对准。然而，在传统半导体元件中，对位标记下方无法配置任何元件，以避免对位标记的辨识度受到影响。半导体元件有部分区域必须保留给对位标记配置，而使得线路层的配置受到限制。如此一来，半导体元件中对应对位标记的区域便无法使用，而半导体元件的成本不易更进一步地降低。
技术实现思路
本专利技术的目的在于提供一种半导体元件，其对位标记的辨识度可提升。为达上述目的，本专利技术的半导体元件，包括基板以及配置于基板上且具有至少一缕空图案的至少一对位标记。在本专利技术的实施例中，上述的基板具线路区以及线路区外的周边区，而对位标记配置在线路区的保留区。在本专利技术的实施例中，上述的保留区在线路区的角落。在本专利技术的实施例中，上述的对位标记通过配置在基板的第一金属层形成。在本专利技术的实施例中，上述的半导体元件更包括：通过至少一第二金属层形成的至少一迹线。此迹线通过对位标记。第二金属层配置于第一金属层与基板之间。在本专利技术的实施例中，上述的迹线填入保留区。在本专利技术的实施例中，上述的迹线为线段。在本专利技术的实施例中，上述的缕空图案包括多个子缕空图案，而这些子缕空图案实质上相同。在本专利技术的实施例中，上述的每一子缕空图案具有至少一空隙，而此空隙的尺寸小于每一子缕空图案的尺寸。在本专利技术的实施例中，上述的每一子缕空图案包括中心图案以及围绕中心图案的四个周边图案。中心图案具有贯孔且与周边图案分离。周边图案彼此分离。在本专利技术的实施例中，上述的每一子缕空图案包括T形图案、1形图案以及L形图案。T形图案、1形图案以及L形图案彼此分离。在本专利技术的实施例中，上述的每一子缕空图案包括方框以及配置于方框中的方块。在本专利技术的实施例中，上述的至少一缕空图案为多个缕空图案，而这些缕空图案彼此分离。在本专利技术的实施例中，上述的至少一缕空图案的形状为十字形或方矩形。基于上述，在本专利技术实施例的半导体元件中，缕空图案可使对位标记的光学特性变化剧烈，因此通过缕空图案对位标记的辨识度可提升。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。附图说明图1为本专利技术实施例的半导体元件的上视示意图；图2为图1半导体元件的区域的放大图；图3为对应图2的剖线A-A’的半导体元件的剖面示意图；图4为图2子缕空图案的放大示意图；图5示出本专利技术另一实施例的对位标记；图6为图5子缕空图案的放大示意图；图7示出本专利技术又一实施例的对位标记；图8为图7子缕空图案的放大示意图。符号说明1：中心图案2：周边图案3：T形图案4：1形图案5：L形图案6：方块7：方框100：半导体元件100a：线路区100b：保留区100c：周边区110：基板120、120A、120B：对位标记122、122A、122B：缕空图案128：实心部130：迹线A-A’：剖线d：方向GI：绝缘层K、k：尺寸L、L’、L1、L2：侦测光M1：第一金属层M2：第二金属层P、P1～P3：子缕空图案PS：空隙具体实施方式图1为本专利技术实施例的半导体元件的上视示意图。图2为图1半导体元件的区域的放大图。图3为对应图2的剖线A-A’的半导体元件的剖面示意图。请参考图1、图2及图3，半导体元件100包括基板110及配置于基板110上的至少一对位标记120。在本实施例中，基板110具有线路区100a及线路区100a外的周边区100c。对位标记120可配置于线路区100a中的保留区100b。在本实施例中，基板110例如为晶片。但本专利技术不以此为限。详言之，如图1所示，保留区100b可在线路区100a的角落。本实施例的半导体元件100可包括二对位标记120。二对位标记120可分别配置于位于线路区100a左上角及右上角的保留区100b及另一保留区100b。但本专利技术不以此为限。对位标记120及保留区100b的数量及位置可视实际需求而定。请参照图2及图3，值得注意的是，对位标记120具有至少一缕空图案122。缕空图案122造成对位标记120的光学特性变化比传统实心对位标记更剧烈，因此通过缕空图案122对位标记120的辨识度可提升。在本实施例中，如图2所示，对位标记120可包括彼此分离的二个缕空图案122。其中一缕空图案122的形状可为十字形，而另一缕空图案122的形状可为方形。此方形可放置于十字形的交叉处旁。但本专利技术不以此为限。在其他实施例中，缕空图案122的形状及相对位置可视实际需求而定。在本实施例中，缕空图案122可包括多个子缕空图案P，而这些子缕空图案P实质上可相同。举例而言，如图2所示，缕空图案122可包括多个子缕空图案P1。图4为图2子缕空图案的放大示意图。请参照图4，每一子缕空图案P(P1)具有至少一空隙PS，空隙PS的尺寸k小于每一子缕空图案P(P1)的尺寸K。此外，在本实施例中，每一子缕空图案P包括中心图案1以及围绕中心图案1的四个周边图案2。中心图案1具有贯孔(如空隙PS1)，且中心图案1与四个周边图案2分离。四个周边图案2彼此分离。空隙PS1的形状可为方形。空隙PS(PS2)的形状可为W字形。但本专利技术不以此为限。子缕空图案P也呈其他类型。以下将以图5至图8为例，说明其他类型的子缕空图案。图5示出本专利技术另一实施例的对位标记。图6为图5子缕空图案的放大示意图。图5及图6中的元件与图2及图4中对应的元件类似，因此图5及图6中的元件标号是与图2及图4中对应的元件相同或相对应。请参照图5及图6，对位标记120A具有至少一缕空图案122A。缕空图案122A包括多个子缕空图案P(P2)，而每一子缕空图案P(P2)实质上相同。请参照图6，每一子缕空图案P(P2)包括T形图案3、1形图案4以及L形图案5，而T形图案3、1形图案4以及L形图案5彼此分离。图7示出本专利技术又一实施例的对位标记。图8为图7子缕空图案的放大示意图。图7及图8中的元件与图2及图4中对应的元件类似，因此图7及图8中的元件标号是与图2及图4中对应的元件相同或相对应。请参照图7及图8，对位标记120B具有至少一缕空图案122B。缕空图案122B包括多个子缕空图案P(P3)，而每一子缕空图案P(P3)实质上相同。请参照图8，每一子缕空图案P(P3)包括方框7以及配置于方框7中的方块6。方框7与方块6分离。请再参照图2及图3，对位标记120通过配置在基板110上的第一金属层M1形成。半导体元件100更包括通过至少一第二金属层M2形成的至少一迹线130。第二金属层M2配置于第一金属层M1与基板110之间。绝缘层GI配置于第一金属层M1与第二金属层M2之间。在本实施例中，迹线130可通过对位标记120。换言之，迹线130在垂直于基板110的方向d上可与对位标记120重叠。迹线130可填入保留区100b，而迹线130可为线段。但本专利技术不以此为限。在其他实施例中，迹线130可为其他图案。值得注意的是，当迹线130通过对位标记120时，通过缕空图案122对位标记120的辨识度可仍高。详言之，如图3所示，传向对位标记120的实心部128的所有侦测光L可被反射。但，本文档来自技高网...

【技术保护点】
一种半导体元件，包括：基板；以及至少一对位标记，配置于该基板上且具有至少一缕空图案。

【技术特征摘要】
1.一种半导体元件，包括：基板；以及至少一对位标记，配置于该基板上且具有至少一缕空图案，其中该缕空图案包括多个子缕空图案，而该些子缕空图案实质上相同，每一该子缕空图案包括T形图案、1形图案以及L形图案，而该T形图案、该1形图案以及该L形图案彼此分离。2.如权利要求1所述的半导体元件，其中该基板具线路区以及该线路区外的周边区，而该对位标记配置在该线路区的保留区。3.如权利要求2所述的半导体元件，其中该保留区在该线路区的角落。4.如权利要求2所述的半导体元件，其中该对位标记通过配置在该基板的第一金属层形成。5.如权利要求4所述的半导体元件，还包括：通过至少一第二金属层形成的至少一迹线，该迹线通过该对位标记，其中该第二金属层配...

【专利技术属性】
技术研发人员：蔡博仰，吴展良，
申请(专利权)人：奇景光电股份有限公司，奇景半导体股份有限公司，
类型：发明
国别省市：中国台湾;71