一种半导体元件，包括：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在上述第1半导体层上；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第1半导体层的第1沟槽内；含有SixGe1-x或SixGeyC1-x-y的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第1半导体层且隔着上述第2半导体层与上述第1沟槽邻接的第2沟槽内；第1主电极，与上述第1半导体层连接；以及第2主电极，与上述第3半导体层连接。上述第2半导体层的杂质浓度高于上述第1半导体层的杂质浓度。
【技术实现步骤摘要】
本专利技术涉及一种半导体元件。
技术介绍
上下电极结构的功率半导体元件通常在芯片的上表面和下表面具有电极，在截止状态下，向上部电极施加负电压，向下部电极施加正电压。 在η沟道型结构的功率半导体元件中，通常在下部电极上设置有η型漏极层，在η型漏极层上设置有η型漂移层，在η型漂移层上设置有形成有沟道的P型基底(base)层(p型体(body)层)。在P型基底层的表面设置有与上部电极连接的η型源极层。此外，设置有从η型源极层的表面贯通P型基底层而到达η型漂移层的沟槽。在沟槽内隔着栅极绝缘膜设置有栅极电扱。这种功率半导体元件通过进行沟槽栅极间距的细微化来提高沟道密度并减小导通电阻。但是，细微化是有限度的，难以进一歩降低导通电阻。在这种状况下，P型基底层内形成有晶格常数与P型基底层不同的半导体层的结构受到关注。若各半导体层中彼此的晶格常数不同，则P型基底层受到应力，P型基底层中的载流子流动性提高，导通电阻减小。但是，在这种功率半导体元件中，可能产生因由η型漂移层、P型基底层、η型源极层构成的寄生双极晶体管而导致的双极动作(bipolar action)。因此，在上下电极结构的功率半导体元件中，除了导通电阻低以外，还要求比抑制了双极动作的耐性更高的元件。
技术实现思路
本专利技术的实施方式提供ー种导通电阻低且耐性高的半导体元件。实施方式的一种半导体元件，包括第I导电型的第I半导体层;第I导电型的第2半导体层，设置在上述第I半导体层上，杂质浓度高于上述第I半导体层的杂质浓度；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第I半导体层的第I沟槽内；含有SixGei_x或SixGeyC1^的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第I半导体层且隔着上述第2半导体层与上述第I沟槽邻接的第2沟槽内；第I主电极，与上述第I半导体层电连接；以及第2主电极，与上述第3半导体层连接。根据本专利技术的实施方式，能够提供ー种导通电阻低且耐性高的半导体元件。附图说明图I是第I实施方式所涉及的半导体元件的示意图，图1(a)是俯视示意图，图1(b)是图1(a)的X-X’位置上的剖面示意图。图2是用于说明半导体元件的能带结构的图。图3是用于说明半导体元件的制造过程的剖面示意图。图4是用于说明半导体元件的制造过程的剖面示意图。图5是第I实施方式的第I变形例所涉及的半导体元件的剖面示意图。图6是第I实施方式的第2变形例所涉及的半导体元件的剖面示意图。 图7是第I实施方式的第3变形例所涉及的半导体元件的剖面示意图。图8是第2实施方式所涉及的半导体元件的剖面示意图。 图9是第3实施方式所涉及的半导体元件的剖面示意图。具体实施例方式以下，參照附图说明实施方式。在以下说明中，对同一部件标以同一符号，对说明过一次的部件适当省略其说明。(第I实施方式)图I是第I实施方式所涉及的半导体元件的示意图，图1(a)是俯视示意图，图1(b)是图1(a)的X-X’位置上的剖面示意图。图I所示的半导体元件IA是具有上下电极结构的功率半导体元件。在半导体元件IA中，在n+型的漏极层(drain layer) 10上设置有n_型的漂移层(第I半导体层)11。在漂移层11上设置有n+型的沟道层(第2半导体层)12。沟道层12的杂质浓度高于漂移层11的杂质浓度。在半导体元件IA中，第I沟槽(trench) 20从沟道层12的表面到达漂移层11。在第I沟槽20内，隔着栅极绝缘膜(绝缘膜)21设置有栅极电极(控制电极)22。在半导体元件IA中，第2沟槽30从沟道层12的表面到达漂移层11。第2沟槽30隔着沟道层12与第I沟槽20邻接。在第2沟槽30内，设置有含有SixGei_x或SixGeyCny的P型的SiGe含有层(第3半导体层)31(0彡x< 1，O彡y < 1，x > y)。如图I (a)所示，第I沟槽20及第2沟槽30被设置为与沟道层12的表面平行的条状。SiGe含有层31与沟道层12邻接。SiGe含有层31的下表面与沟道层12的下表面为同一面。即，第I沟槽20以外的部分的漂移层11的表面平坦，在漂移层11的表面设置有SiGe含有层31和沟道层12。换言之，沟道层12设置于SiGe含有层31与栅极绝缘膜21之间的漂移层11的表面。在漏极层10上连接有漏极电极(第I主电极)50。从而，漏极电极50与漂移层11电连接。在SiGe含有层31上连接有源极电极(第2主电极)51。在源极电极51与栅极电极22、沟道层12及SiGe含有层31的一部分之间设置有层间绝缘膜60。漏极层10、漂移层11及沟道层12的主要成分为例如硅(Si)。栅极绝缘膜21的材质为例如ニ氧化硅(SiO2)。栅极电极22的材质为例如多晶硅(poly-Si)。漏极电极50的材质为例如镍(Ni)。源极电极51的材质为例如铝(Al)。在实施方式中，也可以将n+型，η—型，η型称为第I导电型，将P型称为第2导电型。说明半导体元件IA的动作。图2是用于说明半导体元件的能带结构的图。图2表示SiGe含有层31、沟道层12、栅极绝缘膜21及栅极电极22各自的能带结构。图2(a)表示栅极电极22为O(V)时的状态，图2(b)表示栅极电极22为阈值电压(V)时的状态。图2 (a)是半导体元件IA的截止状态，图2 (b)是半导体元件IA的导通状态。在源极电极51与漏极电极50之间,施加有使漏极电极50侧成为正电位的电压。通过对栅极电极22施加阈值电压(V)，SiGe含有层31与沟道层12之间被施加反向电压。例如，相对于沟道层12的电位，SiGe含有层31的电位成为“正(+)”。由此，在图2(b)中，与图2(a)相比，耗尽层的厚度减小，在SiGe含有层31与沟道层12的接合界面产生带间隧道电流。即，从SiGe含有层31向沟道层12侧流过电子电流 。电子电流流过漂移层11内，到达漏极层10。一般情况下，在现有的上下电极结构的MOSFET元件中，在基底层(体层)中形成反型沟道(inversion channel),从而使元件成为导通状态。但是,在半导体元件IA中，通过栅极电极22的电位控制带间隧道电流，使元件成为导通状态或成为截止状态。在半导体元件IA中，SiGe含有层31和沟道层12的接合界面与栅极电极22彼此相对置。因此，带间隧道电流相对于源极电极51与漏极电极50相对置的方向大致垂直地流动。由此，带间隧道电流难以受到在源极电极51与漏极电极50之间所施加的电压(源扱-漏极间电压)的影响。在半导体元件IA中，将产生带间隧道电流的接合界面与栅极电极22相对置，结果能够高效地向SiGe含有层31与沟道层12的接合界面传递基于栅极电极22的电压的调制。其结果，在半导体元件IA中，短沟道效应得以抑制。此外，能够通过栅极电压高精度地控制半导体元件IA的导通截止动作。此外，在半导体元件IA中，SiGe含有层31与沟道层12邻接。在沟道层12的主要成分为Si吋，SiGe含有层31与Si层的晶格常数不同，因此应カ施加到沟道层12上。由此，沟道层12内的载流子的流动性増大。因此，半导体元件IA的沟道层12的电阻进一歩成为低电阻。其结果，半导体元件IA的导通电阻(on resistance)进ー步减本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.03.22 JP 063369/20111.一种半导体元件，其中，包括 第I导电型的第I半导体层； 第I导电型的第2半导体层，设置在上述第I半导体层上，杂质浓度高于上述第I半导体层的杂质浓度； 控制电扱，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第I半导体层的第I沟槽内； 含有SixGei_x或SixGeyC^的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第I半导体层且隔着上述第2半导体层与上述第I沟槽邻接的第2沟槽内； 第I主电极，与上述第I半导体层电连接；以及 第2主电极，与上述第3半导体层连接。2.根据权利要求I所述的半导体元件，其中， 从上述第3半导体层的表面到内部还设置有第3沟槽，在上述第3沟槽内设置有与上述第2主电极连接的接触层。3.根据权利要求2所述的半导体元件，其中， 上述接触层是上述第2主电极的一部分。4.根据权利要求I所述的半导体元件,其中， 上述第2半导体层的下表面和上述第3半导体层的下表面包含于同一平面。5.根据权利要求I所述的半导体元件,其中， 上述第3半导体层的下端位于比上述第2半导体层的下端深的位置。6.根据权利要求I所述的半导体元件,其中， 上述第3半导体层的下端位于比上述第I沟槽的下端深的位置。7.根据权...
【专利技术属性】
技术研发人员：斋藤涉，小野升太郎，仲敏行，谷内俊治，渡边美穗，山下浩明，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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