非易失性半导体存储器制造技术

由同一导电类型的ＭＯＳ晶体管（Ｎ１、Ｎ２）构成与各字线分别对应地设置的子译码器元件。将子译码器元件配置成多个列，将形成子译码器元件的有源区（ＡＲＲ）配置成在Ｙ方向使其布局反转并且在Ｘ方向使之错开１个子译码器元件部分。调整子译码器元件的配置，以便不同时向沿Ｙ方向邻接的栅电极之间（ＴＧ０－ＴＧ３）施加高电压。另外，形成子译码器元件组的阱区的阱电压（ＷＥＬＬ）被设定为在该子译码器元件的晶体管的源极－衬底间处于较深的反向偏置状态的电压电平。在非易失性半导体存储器中，可抑制供给正或负的高电压的子译码电路（字线驱动电路）中的由寄生ＭＯＳ导致的漏电。

【技术实现步骤摘要】

本专利技术涉及非易失性半导体存储器，特别是涉及选择并驱动字线的译码部的结构。更特定地说，本专利技术涉及即使在施加高电压时也能够稳定工作的高集成化的译码部的结构。
技术介绍
闪速存储器具有在便携性和耐冲击性方面优越并且可一并进行电擦除的特征。因此，近年来，作为便携型个人计算机和数码相机等小型便携信息装置的文件存储，急剧扩大了对闪速存储器的需求。上述闪速存储器的阵列结构的一例示于文献1(特开2003-141887号公报)中。在该文献1所示的结构中，设置各自包含将存储单元排列成矩阵状的子阵列的多个块。在各块的子阵列内，对于在行方向排列的存储单元，设置字线。在列方向排列的存储单元的源极和漏极使用扩散层并且被共同连接在一起。漏极扩散层布线经响应于第1块选择信号的第1块选择晶体管与全局位(数据)线耦合。源极扩散层布线经响应于第2块选择信号而导通的第2块选择晶体管与共同源极线连接。这些全局位线和共同源极线被共同设置在多个块中，在选择块中执行对存储单元的数据写入/读出。通过将扩散层用作漏极线和源极线，从而存储单元与全局位线或共同源极线的金属布线之间的接触(contact)能够由排列于列方向的多个存储单元所共用，并能够减少存储单元的布局面积(每个存储单元列只需要1个接触)。另外，在该文献1所示的结构中，在将字线驱动至选择状态的字线译码电路中，为了高速化而采用了块译码器、栅译码器和子译码器的分级结构。块译码器在对块进行选择的同时生成被传递至选择字线的电压，栅译码器选择在所选择的块内被指定了地址的字线。子译码器根据这些块译码器和栅译码器的输出信号(电压)，将被指定了地址的字线驱动至选择状态。子译码器由互补MOS(CMOS)倒相器构成。根据块译码器的输出信号，设定各子译码器的高侧和低侧的电源电压(源极电压)电平，将栅译码器的输出信号施加到子译码器的晶体管的栅极。子译码器包含P沟道MOS晶体管(绝缘栅型场效应晶体管)和N沟道MOS晶体管，从而，在子译码器中，阱区被分割为配置P沟道MOS晶体管的N阱区和配置N沟道MOS晶体管的P阱区。构成1个子译码器元件的P沟道MOS晶体管和N沟道MOS晶体管沿着字线延伸方向排列配置。通过将1个子译码器元件的P沟道和N沟道MOS晶体管的漏极与呈直线延伸的字线连接，从而可简化布线布局，简化构成子译码器的晶体管的配置，减少子译码器的布局面积。然而，在采用CMOS倒相器结构的子译码器元件的情况下，伴随存储单元的微细化，产生以下问题。即，随着存储单元的微细化取得进展，1个块的列方向的尺寸(源极扩散层和漏极扩散层)的长度缩短。在CMOS倒相器结构的子译码器中，晶体管的源极电位与阱电位相同，在各个NMOS晶体管和PMOS晶体管中，供给共同的源极电压。从而，在邻接的子译码器元件之间，各个N沟道MOS晶体管和P沟道MOS晶体管可共用源区，在共同的有源区内可配置2个子译码器元件的晶体管。然而，漏极区却由于在各个邻接的子译码器元件中与不同的字线连接，故有源区必须以2个子译码器元件为单位进行分割。因此，在邻接的有源区之间必须设置隔离区，导致子译码器布局的缩小不能完全追踪存储单元的微细化。在闪速存储器中，利用辅助栅极的存储单元结构的一例示于文献2(特开2001-028428号公报)。在该文献2中，存储器阵列被分割成块，以块为单位进行存储单元的数据写入/擦除/读出。驱动字线的子译码器是CMOS结构，根据栅极信号和块选择信号来驱动字线。从而，即使在该文献2中，也会产生子译码器的布局的问题。作为解决该问题的方法，在文献1中，提出了一种全部由N沟道MOS晶体管构成子译码器的元件的方法。在全部由N沟道MOS晶体管构成该子译码器元件的情况下，无需以2个MOS晶体管为单位来分割扩散层(有源区)，能够对更多数目的MOS晶体管设置共同的有源区。另外，晶体管全部是N沟道MOS晶体管，无需进行阱隔离的区域，可减少子译码器的布局面积。然而，在闪速存储器中，存储单元由具有浮置栅极的层叠栅型晶体管构成。在向存储单元写入数据(向浮置栅极注入电子)的情况下，必须经N沟道MOS晶体管向字线施加例如17V的高电压。此时，考虑到N沟道MOS晶体管的阈值电压损失，要向N沟道MOS晶体管的栅极施加MOS晶体管的耐压以上的电压，例如20V左右的高于字线电压的电压是必需的，这就有发生元件击穿的可能性。另外，为了产生这样的高电压，内部电源电路的面积例如在利用充电泵电路产生高电压的情况下，必须增大该充电泵的级数，相应地增大电路的面积。作为MOS晶体管，通过利用栅绝缘膜较厚的高耐压晶体管，可解决元件击穿的问题。然而，在施加了高电压的情况下，生成隔离区中的寄生MOS。经该寄生MOS产生漏电流，增大功耗。另外，还可能导致隔离区的绝缘发生破坏。谋求防止该子译码器的寄生MOS所产生的漏电流的结构示于文献3(特开2005-243211号公报)。在该文献3所示的结构中，在NAND型闪速存储器中，在向存储单元阱区施加高电压的擦除工作模式时，向该X译码器的阱区施加防止漏电流用的负电压。在擦除工作时，向选择块的X译码器的高电压晶体管的栅极施加例如4.5V的电源电压Vcc。另外，将比该电源极电压低出高电压晶体管的阈值电压部分的电压施加到选择存储单元串的晶体管的栅极上以维持关断状态，将选择存储单元块的接地线(源极线)和串线(漏极线)设定为浮置状态。存储单元阵列的阱电位在擦除时被设定为20V左右的高电压。另一方面，在非选择存储器块中，向高电压晶体管的栅极施加接地电压，同样，阱电位也设定为负电压，将字线、串线和接地线维持在浮置状态。由此，在非选择存储单元块中，降低了由X译码器的高电压晶体管产生的漏电流。即，在非选择存储器块中，通过将字线维持在浮置状态，字线电压因X译码器的高电压晶体管中的漏电流而降低，可防止非选择存储单元受阵列阱电压的擦除干扰。另外，谋求抑制传递X译码器的字线驱动电压的传输门晶体管之间的漏电流的结构示于文献4(特开2004-185660号公报)。在该文献4所示的结构中，在NAND型闪速存储器的X译码器中，在传递高电压的传输门晶体管的配置方面下功夫，避免分别施加接地电压、程序电压和通过电压的传输门晶体管邻接配置的状态发生。由此，在邻接的传输门之间，防止形成施加了比接地电压、通过电压和程序电压高的接通电压的寄生MOS晶体管，并能够抑制该元件隔离绝缘膜中的沟道漏电发生。在文献1中，通过使N沟道型晶体管的2个晶体管的源极电位之中较低一方的源极电压与阱电位相等，谋求在共用有源区内形成子译码器元件的N沟道MOS晶体管，抑制配置元件隔离区，减少芯片面积，并且实现高速工作。然而，即使在该文献1所示的结构中，由于在写入时使用高电压，所以在子译码部中产生经寄生MOS的漏电流，消耗电流增大，并且存储器特性变差。因此，为了抑制经寄生MOS的漏电流，在增大了隔离区端部与隔离区端部之间的距离以及隔离区与栅电极端部之间的距离的情况下，子译码器的布局面积增大，微细化变得困难。在该文献1中，没有考虑追踪单元微细化的子译码器的布局。在文献2所示的结构中，使用辅助栅极而无单元隔离用绝缘膜区域。然而，文献2利用CMOS倒相器作为子译码器，未考虑子译码器的布局面积的减少。另外，虽然用分级结构作为译码器结构，本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，包括：存储单元阵列，具有排列成矩阵状的多个存储单元；多条字线，与各存储单元行对应地配置，并分别连接对应行的存储单元；子译码电路，包括与各字线对应地配置的子译码器元件，并根据源极信号的组和栅极信号的组来设定字线电压；块译码电路，根据地址信号生成所述源极信号；以及栅译码电路，根据地址信号生成所述栅极信号，所述每个子译码器元件，包括分别具有栅极、源极和漏极的同一导电类型的第１和第２晶体管，向所述第１和第２晶体管的栅极分别施加来自所述栅译码电路的第１和第２栅极信号，向所述第１和第２晶体管的源极分别施加来自所述块译码电路的第１和第２源极信号，所述第１和第２晶体管的漏极共同地与对应的字线耦合，还包括：衬底电位设定电路，与所述子译码器元件的晶体管的源极电位独立地设定形成所述子译码器元件的衬底区的电压。

【技术特征摘要】
JP 2006-2-3 2006-0270101.一种非易失性半导体存储器，包括存储单元阵列，具有排列成矩阵状的多个存储单元；多条字线，与各存储单元行对应地配置，并分别连接对应行的存储单元；子译码电路，包括与各字线对应地配置的子译码器元件，并根据源极信号的组和栅极信号的组来设定字线电压；块译码电路，根据地址信号生成所述源极信号；以及栅译码电路，根据地址信号生成所述栅极信号，所述每个子译码器元件，包括分别具有栅极、源极和漏极的同一导电类型的第1和第2晶体管，向所述第1和第2晶体管的栅极分别施加来自所述栅译码电路的第1和第2栅极信号，向所述第1和第2晶体管的源极分别施加来自所述块译码电路的第1和第2源极信号，所述第1和第2晶体管的漏极共同地与对应的字线耦合，还包括衬底电位设定电路，与所述子译码器元件的晶体管的源极电位独立地设定形成所述子译码器元件的衬底区的电压。2.如权利要求1所述的非易失性半导体存储器，所述存储单元阵列被分割为多个块，所述子译码电路也对应地被分割为块，所述衬底电位设定电路包括阱译码器，按各块单位设定所述子译码电路的子译码器元件衬底区的电压。3.如权利要求1所述的非易失性半导体存储器，所述多个子译码器元件被配置成对栅极的接触被排列配置成直线状，对源极的接触被排列成直线状，并且邻接子译码器元件共用第2晶体管的源极区。4.如权利要求1所述的非易失性半导体存储器，其中所述子译码器元件被配置成由隔离区相互隔离的多个列，所述非易失性半导体存储器还包括被配置在所述隔离区上并被设定为固定电位的屏蔽布线。5.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写入用高电压以及擦除用高电压，在所述子译码电路中，所述子译码器元件被排列配置成多个列，以便不向最邻接的栅极并行地施加写入或擦除用的高电压。6.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写入用高电压和擦除用高电压，在所述子译码电路中，所述子译码器元件被配置成向与施加了写入或擦除用高电压的栅极最邻接的栅极施加极性与所述高电压不同的电压。7.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写...

【专利技术属性】
技术研发人员：草壁嘉彦，大音建一，川崎贤，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP[日本]