【技术实现步骤摘要】
本专利技术涉及非易失性半导体存储器，特别是涉及选择并驱动字线的译码部的结构。更特定地说，本专利技术涉及即使在施加高电压时也能够稳定工作的高集成化的译码部的结构。
技术介绍
闪速存储器具有在便携性和耐冲击性方面优越并且可一并进行电擦除的特征。因此，近年来，作为便携型个人计算机和数码相机等小型便携信息装置的文件存储，急剧扩大了对闪速存储器的需求。上述闪速存储器的阵列结构的一例示于文献1(特开2003-141887号公报)中。在该文献1所示的结构中，设置各自包含将存储单元排列成矩阵状的子阵列的多个块。在各块的子阵列内，对于在行方向排列的存储单元，设置字线。在列方向排列的存储单元的源极和漏极使用扩散层并且被共同连接在一起。漏极扩散层布线经响应于第1块选择信号的第1块选择晶体管与全局位(数据)线耦合。源极扩散层布线经响应于第2块选择信号而导通的第2块选择晶体管与共同源极线连接。这些全局位线和共同源极线被共同设置在多个块中，在选择块中执行对存储单元的数据写入/读出。通过将扩散层用作漏极线和源极线，从而存储单元与全局位线或共同源极线的金属布线之间的接触(contact)能够...
【技术保护点】
一种非易失性半导体存储器，包括：存储单元阵列，具有排列成矩阵状的多个存储单元；多条字线，与各存储单元行对应地配置，并分别连接对应行的存储单元；子译码电路，包括与各字线对应地配置的子译码器元件，并根据源极信号的组和栅极信号的组来设定字线电压；块译码电路，根据地址信号生成所述源极信号；以及栅译码电路，根据地址信号生成所述栅极信号，所述每个子译码器元件，包括分别具有栅极、源极和漏极的同一导电类型的第１和第２晶体管，向所述第１和第２晶体管的栅极分别施加来自所述栅译码电路的第１和第２栅极信号，向所述第１和第２晶体管的源极分别施加来自所述块译码电路的第１和第２源极信号，所述第１和第２晶...
【技术特征摘要】
JP 2006-2-3 2006-0270101.一种非易失性半导体存储器，包括存储单元阵列，具有排列成矩阵状的多个存储单元；多条字线，与各存储单元行对应地配置，并分别连接对应行的存储单元；子译码电路，包括与各字线对应地配置的子译码器元件，并根据源极信号的组和栅极信号的组来设定字线电压；块译码电路，根据地址信号生成所述源极信号；以及栅译码电路，根据地址信号生成所述栅极信号，所述每个子译码器元件，包括分别具有栅极、源极和漏极的同一导电类型的第1和第2晶体管，向所述第1和第2晶体管的栅极分别施加来自所述栅译码电路的第1和第2栅极信号，向所述第1和第2晶体管的源极分别施加来自所述块译码电路的第1和第2源极信号，所述第1和第2晶体管的漏极共同地与对应的字线耦合，还包括衬底电位设定电路，与所述子译码器元件的晶体管的源极电位独立地设定形成所述子译码器元件的衬底区的电压。2.如权利要求1所述的非易失性半导体存储器，所述存储单元阵列被分割为多个块，所述子译码电路也对应地被分割为块，所述衬底电位设定电路包括阱译码器，按各块单位设定所述子译码电路的子译码器元件衬底区的电压。3.如权利要求1所述的非易失性半导体存储器，所述多个子译码器元件被配置成对栅极的接触被排列配置成直线状，对源极的接触被排列成直线状，并且邻接子译码器元件共用第2晶体管的源极区。4.如权利要求1所述的非易失性半导体存储器，其中所述子译码器元件被配置成由隔离区相互隔离的多个列，所述非易失性半导体存储器还包括被配置在所述隔离区上并被设定为固定电位的屏蔽布线。5.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写入用高电压以及擦除用高电压，在所述子译码电路中，所述子译码器元件被排列配置成多个列，以便不向最邻接的栅极并行地施加写入或擦除用的高电压。6.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写入用高电压和擦除用高电压，在所述子译码电路中，所述子译码器元件被配置成向与施加了写入或擦除用高电压的栅极最邻接的栅极施加极性与所述高电压不同的电压。7.如权利要求1所述的非易失性半导体存储器，其中在各所述子译码器元件中，在对应存储单元的存储数据的写入和擦除时向栅极施加写...
【专利技术属性】
技术研发人员：草壁嘉彦，大音建一，川崎贤，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP[日本]
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