【技术实现步骤摘要】
本专利技术涉及一种非易失性半导体存储装置，其通过在每个存储单 元的浮置栅中积累电荷来存储数据。更具体地，本专利技术涉及一种改进 的方法，用于使用分级字线驱动电路来驱动该非易失性半导体存储装置的字线。
技术介绍
控制栅一般被用作例如闪存和EEPROM的非易失性半导体存储 装置(电可擦除可编程只读存储器)中的字线，其中该闪存和EEPROM 被配置为通过在每个存储单元的浮置栅中积累电荷来存储数据。通过 给字线(即，控制栅)加上适当的电压，就可以对每个存储单元的所 希望的数据进行编程，擦除，或读取。如曰本专利特开No.2005-317138中所披露的，近来的非易失性半 导体存储装置被配置为使得正负电位都能够被加给字线。这种结构可 以使构成存储单元和字线驱动电路的晶体管的栅极小型化，并且由此 使得该非易失性半导体存储装置小型化。近来的非易失性半导体存储装置的另一趋势就是字线驱动电路的 分级设计。该近来的非易失性半导体存储装置使用分级字线驱动电路， 以能够驱动大量的字线。例如，日本专利特开No.10-3794披露了一种 分级字线驱动电路，该电路由块译码器，栅译码器，以及子译...
【技术保护点】
一种非易失性半导体存储器装置，包括： 存储器阵列，包括存储单元，其中该存储单元通过在浮置栅中积累电荷来存储数据； 多个字线，其被安装在存储器阵列中并被用作该存储单元的控制栅； 预译码器，用于生成预译码信号； 主译码器，用于生成主译码信号；以及 子译码器，其包括上拉电源线、下拉电源线以及多个驱动器，该上拉电源线的电位由所述主译码信号控制，所述多个驱动器根据所述预译码信号来驱动所述字线， 其中每个所述驱动器都包括ＰＭＯＳ晶体管和ＮＭＯＳ晶体管，其中该ＰＭＯＳ晶体管的源极与上拉电源线相连，它的漏极与其中一条字线相连，并且它的栅极被提供有所述预译...
【技术特征摘要】
JP 2006-6-29 2006-1800721.一种非易失性半导体存储器装置，包括存储器阵列，包括存储单元，其中该存储单元通过在浮置栅中积累电荷来存储数据；多个字线，其被安装在存储器阵列中并被用作该存储单元的控制栅；预译码器，用于生成预译码信号；主译码器，用于生成主译码信号；以及子译码器，其包括上拉电源线、下拉电源线以及多个驱动器，该上拉电源线的电位由所述主译码信号控制，所述多个驱动器根据所述预译码信号来驱动所述字线，其中每个所述驱动器都包括PMOS晶体管和NMOS晶体管，其中该PMOS晶体管的源极与上拉电源线相连，它的漏极与其中一条字线相连，并且它的栅极被提供有所述预译码信号，而该NMOS晶体管的漏极与PMOS晶体管的漏极相连，它的栅极被提供有所述预译码信号，以及它的源极与所述下拉电源线相连，以及其中该预译码器将所述预译码信号下拉至比接地电位还低的负电位。2. 根据权利要求1的存储器装置，其中在进行写操作或读操作时，如果未选择主译码信号而选择了预译 码信号，则该主译码器将该上拉电源线的电位设置为接地电位，并且 该预译码器将该预译码信号下拉至低于接地电位的所述负电位。3. 根据权利要求2的存储器装置，其中在进行写操作或读操作时，以接地电位来驱动该下拉电源线；以及在进行写操作或读操作时，如果未选择该预译码信号，则该预译 码器将所述预译码信号上拉至高于接地电位的正电位。4. 根据权利要求3的存储器装置，其中在进行写操作或读操作时，如果该主译码信号和预译码信号都被 选择，则该主译码器将上拉电源线的电位设置为高于接地电位的正电 位，并且该预译码器将该预译码信号下拉至低于接地电位的负电位。5. 根据权利要求4的存储器装置，其中当进行擦除操作时，该预译码器将该预译码信号上拉至高于接地 电位的正电位，并且以低于接地电位的负电位来驱动该下拉电源线。6. 根据权利要求1的存储器装置，其中 有多个子译码...
【专利技术属性】
技术研发人员：菅原宽，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]
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