非易失性半导体存储装置及其字线驱动方法制造方法及图纸

本发明专利技术提供了一种非易失性半导体存储器装置，包括：字线，被用作存储单元的控制栅；预译码器，用于生成预译码信号；主译码器，用于生成主译码信号；以及子译码器。该子译码器配备有上拉电源线，它的电位由主译码信号控制，下拉电源线，以及驱动器，用于根据该预译码信号来驱动字线。每个驱动器都包括ＰＭＯＳ晶体管以及ＮＭＯＳ晶体管，其中该ＰＭＯＳ晶体管的源极与上拉电源线之一相连，它的漏极与字线之一相连，并且它的栅极被提供有适当的预译码信号，而该ＮＭＯＳ晶体管的漏极与ＰＭＯＳ晶体管的漏极相连，它的栅极被提供有适当的预译码信号，以及它的源极与下拉电源线相连。该预译码器能够将预译码信号下拉至比接地电位还低的负电位。

【技术实现步骤摘要】

本专利技术涉及一种非易失性半导体存储装置，其通过在每个存储单 元的浮置栅中积累电荷来存储数据。更具体地，本专利技术涉及一种改进 的方法，用于使用分级字线驱动电路来驱动该非易失性半导体存储装置的字线。
技术介绍
控制栅一般被用作例如闪存和EEPROM的非易失性半导体存储 装置(电可擦除可编程只读存储器)中的字线，其中该闪存和EEPROM 被配置为通过在每个存储单元的浮置栅中积累电荷来存储数据。通过 给字线(即，控制栅)加上适当的电压，就可以对每个存储单元的所 希望的数据进行编程，擦除，或读取。如曰本专利特开No.2005-317138中所披露的，近来的非易失性半 导体存储装置被配置为使得正负电位都能够被加给字线。这种结构可 以使构成存储单元和字线驱动电路的晶体管的栅极小型化，并且由此 使得该非易失性半导体存储装置小型化。近来的非易失性半导体存储装置的另一趋势就是字线驱动电路的 分级设计。该近来的非易失性半导体存储装置使用分级字线驱动电路， 以能够驱动大量的字线。例如，日本专利特开No.10-3794披露了一种 分级字线驱动电路，该电路由块译码器，栅译码器，以及子译码器构成。分级字线驱动电路的需求之一就是末级字线驱动中的驱动器具有 简单结构。末级中的驱动器与字线一样多，并且这样简化的末级中的 驱动器结构对于该字线驱动电路的小型化非常有用。日本专利特开No.2001-43693披露了一种分级字线驱动电路，其 中末级字线驱动中的驱动器由两个MOS晶体管构成。图l为显示该专 利文献中披露的字线驱动电路的结构的电路图。图1中所示的字线驱 动电路具有偶数全局译码器100，奇数全局译码器120，行局部译码器 140，行部分译码器160，以及块译码器180。该偶数全局译码器100具有NAND门102， NOR门104，以及电 平转换器106，并驱动偶数全局字线EGWLi。该奇数全局译码器120 具有NAND门122， NOR门124，以及电平转换器126，并驱动奇数全 局字线OGWLi。该行局部译码器140为用于对与存储单元(未示出)相连的局部 字线WLi进行驱动的电路。该行局部译码器140由PMOS晶体管 P10-P24以及NMOS晶体管N10-N24构成。该行部分译码器160具有 NAND门162和电平转换器163，并且生成字线选择信号PWL0-PWL7。 该块译码器180具有NAND门182，AND门184，以及电平转换器186， 并将用于擦除操作的负电压提供给行局部译码器140。通过图1中的字线驱动电路，由两个MOS晶体管(一个PMOS 晶体管和一个NMOS晶体管)构成的驱动器来驱动每个局部字线。例 如，由PMOS晶体管P10和NMOS晶体管N10构成的驱动器来驱动局 部字线WL0，同时由PMOS晶体管Pll和NMOS晶体管Nil构成的 驱动器来驱动局部字线WLl。图1中的字线驱动电路在写操作中进行如下操作。下面将描述在 选择该局部字线WL2时进行的操作。在进行写操作时，偶数全局译码 器100以0V来驱动偶数全局字线EGWLi。因此，该PMOS晶体管 P10-P16导通，而NMOS晶体管N10-N16关断。另一方面，奇数全局译码器120以IOV来驱动奇数全局字线OGWLi。因此，该PMOS晶体 管P10-P16关断，而NMOS晶体管N10-N16导通。该行部分译码器160 将字线选择信号PWL2设置为IOV，并将剩余的字线选择信号PWLO， PWL1，以及PLW3-PWL7设置为地电位。该块译码器180生成0V电位。因此，该局部字线WL2通过PMOS晶体管P12与具有10V电位 的字线选择信号PWL2电连接，并在IOV被驱动。在读操作中，图1中的字线驱动电路按照与写操作相同的方式进 行操作，而其不同之处在于使用5V电压来代替10V电压。图中字线驱动电路的特征在于每个局部字线仅由两个NMOS晶 体管驱动。该简单结构在减小字线驱动电路的总体尺寸方面很有效。(专利文献1)日本专利特开No.2005-317138 (专利文献2)日本专利特开No.10-3794 (专利文献3)日本专利特开No.2001-43693但是，图1中的字线驱动电路的问题在于，部分未被选择的局部 字线变为浮置状态。以0V驱动局部字线WL1， WL3， WL5，以及WL7， 该局部字线WL1， WL3， WL5分别通过NMOS晶体管N18， N20， N22， 以及N24电连接到块译码器180的输出，而局部字线WL0， WL4，以 及WL6进入浮置状态。PMOS晶体管P10， P14，以及P16的栅极和源 极电位都为0V。这样，该PMOS晶体管P10， P14，以及P16就没有 导通。如上所述，该NMOS晶体管N10， N14，以及N16也一样。因 此，该局部字线WL0， WL4，以及WL6被从行部分译码器160以及块 译码器180的输出切断，并进入浮置状态。关于这点，日本专利特开No.2001-43693指出，由于通过NMOS晶体管N18， N20， N22，以及N24分别与块译码器180的输出电连接 的局部字线WL1， WL3， WL5，以及WL7被0V驱动，因此该局部字 线WLO， WL4，和WL6被电屏蔽，这就可以防止字线之间的耦合。但是，从操作稳定性的角度来看，不希望很长而且很粗的局部字 线进入浮置状态。当局部字线进入浮置状态时，由于噪声的原因而使 得数据被错误地读取或写入。期望的是，将未被选择的局部字线保持 在固定电位(典型地，接地电位)。
技术实现思路
为解决上述问题，本专利技术采用了如下措施。顺便提及，在描述构 成这些措施的
技术实现思路
时，添加了与具体实施方式中使用的相同 参考数字/符号，用于表明所附权利要求中提供的说明与具体实施方 式中提供的说明之间的对应关系。但是，可以理解的是，所附的参 考数字/符号并非用于限制由所附权利要求定义的本专利技术的范围。本专利技术提供了一种非易失性半导体存储器装置，包括存储器阵 列O)，包括存储单元，其中该存储单元通过在浮置栅中积累电荷来 存储数据；字线(WL—ij)，其被安装在存储器阵列(1)中并被用作 该存储单元的控制栅；预译码器(3)，用于生成预译码信号(PX—i); 主译码器(4)，用于生成主译码信号(MXJ);以及子译码器(2)。 该子译码器(2)配备有上拉电源线(23j)，它的电位由主译码信号 (MXJ)控制，下拉电源线(24)，以及驱动器(22)，用于根据该 预译码信号(PX—i)来驱动字线(WLjJ)。每个驱动器(22)都包 括PMOS晶体管(P3)禾卩NMOS晶体管(N3)，其中该PMOS晶体 管P3的源极与上拉电源线(23j)之一相连，它的漏极与字线(WL—ij) 之一相连，并且它的栅极被提供有适当的预译码信号(PXj)，而该 NMOS晶体管(N3)的漏极与PMOS晶体管(P3)的漏极相连，它的 栅极被提供有适当的预译码信号(PX—i)，以及它的源极与下拉电源 线(24)相连。该预译码器(3)能够将预译码信号(PX—i)下拉至比接地电位还低的负电位。由于每个驱动器都仅仅由两个MOS晶体管构成，因此如上所述配 置的非易失性半导体存储装置能够降低字线驱动电路的大小。除此之外，当响应于主译码信号(本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器装置，包括：　　　　存储器阵列，包括存储单元，其中该存储单元通过在浮置栅中积累电荷来存储数据；　　　　多个字线，其被安装在存储器阵列中并被用作该存储单元的控制栅；　　　　预译码器，用于生成预译码信号；　　　　主译码器，用于生成主译码信号；以及　　　　子译码器，其包括上拉电源线、下拉电源线以及多个驱动器，该上拉电源线的电位由所述主译码信号控制，所述多个驱动器根据所述预译码信号来驱动所述字线，　　　　其中每个所述驱动器都包括ＰＭＯＳ晶体管和ＮＭＯＳ晶体管，其中该ＰＭＯＳ晶体管的源极与上拉电源线相连，它的漏极与其中一条字线相连，并且它的栅极被提供有所述预译码信号，而该ＮＭＯＳ晶体管的漏极与ＰＭＯＳ晶体管的漏极相连，它的栅极被提供有所述预译码信号，以及它的源极与所述下拉电源线相连，以及　　　　其中该预译码器将所述预译码信号下拉至比接地电位还低的负电位。

【技术特征摘要】
JP 2006-6-29 2006-1800721.一种非易失性半导体存储器装置，包括存储器阵列，包括存储单元，其中该存储单元通过在浮置栅中积累电荷来存储数据；多个字线，其被安装在存储器阵列中并被用作该存储单元的控制栅；预译码器，用于生成预译码信号；主译码器，用于生成主译码信号；以及子译码器，其包括上拉电源线、下拉电源线以及多个驱动器，该上拉电源线的电位由所述主译码信号控制，所述多个驱动器根据所述预译码信号来驱动所述字线，其中每个所述驱动器都包括PMOS晶体管和NMOS晶体管，其中该PMOS晶体管的源极与上拉电源线相连，它的漏极与其中一条字线相连，并且它的栅极被提供有所述预译码信号，而该NMOS晶体管的漏极与PMOS晶体管的漏极相连，它的栅极被提供有所述预译码信号，以及它的源极与所述下拉电源线相连，以及其中该预译码器将所述预译码信号下拉至比接地电位还低的负电位。2. 根据权利要求1的存储器装置，其中在进行写操作或读操作时，如果未选择主译码信号而选择了预译 码信号，则该主译码器将该上拉电源线的电位设置为接地电位，并且 该预译码器将该预译码信号下拉至低于接地电位的所述负电位。3. 根据权利要求2的存储器装置，其中在进行写操作或读操作时，以接地电位来驱动该下拉电源线；以及在进行写操作或读操作时，如果未选择该预译码信号，则该预译 码器将所述预译码信号上拉至高于接地电位的正电位。4. 根据权利要求3的存储器装置，其中在进行写操作或读操作时，如果该主译码信号和预译码信号都被 选择，则该主译码器将上拉电源线的电位设置为高于接地电位的正电 位，并且该预译码器将该预译码信号下拉至低于接地电位的负电位。5. 根据权利要求4的存储器装置，其中当进行擦除操作时，该预译码器将该预译码信号上拉至高于接地 电位的正电位，并且以低于接地电位的负电位来驱动该下拉电源线。6. 根据权利要求1的存储器装置，其中 有多个子译码...

【专利技术属性】
技术研发人员：菅原宽，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]