块解码器及包括块解码器的半导体存储器件制造技术

提供了块解码器及包括块解码器的半导体存储器件。该半导体存储器件可通过以下来改善电特性：当半导体存储器件工作时，以关断未被选择的存储单元块的漏极选择晶体管、源极选择晶体管和侧晶体管的方式，阻止流过存储单元的泄漏电流。该半导体存储器件包括：存储单元块，其中多个存储单元、漏极选择晶体管、源极选择晶体管及侧字线晶体管连接成串结构；块解码器，用于响应于预解码的地址信号而输出块选择信号，并控制所述漏极选择晶体管和所述源极选择晶体管及所述侧字线晶体管；以及块开关，用于响应于所述块选择信号将全局字线连接至所述存储单元块的字线。

【技术实现步骤摘要】

本专利技术涉及一种块解码器及包括块解码器的半导体存储器件，更具体 而言，涉及一种可防止半导体存储器件由于该器件的泄漏电流而出故障的 块解码器。
技术介绍
近来,对于可电编程和擦除且不需要每隔特定时间间隔即重写数据的 刷新功能的半导体存储器件，有日益增长的需求。为了开发能够存储大量 数据的大容量存储器件，在高度集成的存储器件方面，特别是在闪存方面， 已经进行了研究。闪存通常被分类为NAND(与非)闪存和NOR(或非)闪存。在NOR 闪存的结构中，各存储单元独立地连接到位线和字线，因此，NOR闪存 具有良好的随机存取时间特性。在NAND闪存的结构中，各存储单元是 串联连接的，每单元串仅需一个接触，因而，NAND闪存具有良好的集 成度特性。因此，NAND结构通常用于高度集成的闪存中。一般而言，闪存器件需要块解码器，以便基于块来选#^存储单元阵列， 以执行存储单元的编程、读和擦除操作。图l是示出一种常规闪存器件的块解码器的电路图。参考图1，与非门ND1对地址信号XA、 XB、 XC和XD进行逻辑组 合。与非门ND2对与非门ND1的输出信号和编程预充电信号PGMPREb 进行逻辑组合。当地址信号XA、 XB、 XC和XD中的至少一个以低电平 输入时，与非门ND1输出高电平信号。当与非门ND1的输出信号和编程预充电信号PGMPREb中的至少一个以低电平输入时，与非门ND2输出 高电平信号。与非门ND3对与非门ND2的输出信号和块使能信号EN进行逻辑组 合。当块使能信号EN以低电平施加时，与非门ND3输出高电平信号， 以使晶体管N2接通。由此，节点Q1被复位。晶体管Nl响应于预充电信号PRE而接通，使得与非门ND2的输出 信号被施加到节点Ql。节点Ql的电位充当块选择信号BLKWL。晶体 管N3和N4分别响应于泵升电压(Pumping Voltage, Vpp )电平的第一 和第二控制信号GA和GB而接通，使得泵升电压Vpp被施加到节点Ql。 因此，块开关20响应于节点Ql的电位(即块选#^信号BLKWL)而工 作。这样，全局字线GWL〈31;0与存储单元阵列30的字线被连接在一 起。包括上述块解码器的半导体存储器件在工作时仅选择一个存储单元 块，并将所选择的存储单元块连接至全局字线。而未被选择的存储单元块 与全局字线是断开的。由于通过未被选择的存储单元块中的某存储单元的 位线泄漏电流，所选择的存储单元块的感测容限下降。也就43兌，产生了 泄漏电流，其中预充电的位线的电荷通过未被选择的存储单元块中的存储 单元而放电。这样，在所选择的存储单元的感测操作期间会发生餘溪。
技术实现思路
本专利技术旨在提供一种半导体存储器件，所述半导体存储器件能够通过 以下方式来改善电特性以在半导体存储器件工作时关断未被选择的存储 单元块的漏极选择晶体管、源极选择晶体管和侧晶体管的方式来防止流过 存储单元的泄漏电流。根据本专利技术一个方面， 一种半导体存储器件包括存储单元块，其中 多个存储单元、漏极和源极选择晶体管及侧字线晶体管被连接成串结构； 块解码器，用于响应于预解码的地址信号而输出块选^^信号，并用于控制 所述漏极和源极选择晶体管及所述侧字线晶体管；以及块开关，用于响应 于所述块选^fr信号将全局字线连接至所述存储单元块的字线。所述块解码器包括控制信号发生器，用于响应于所述预解码的地址 信号而输出控制信号；预充电单元，用于响应于第一和第二高电压解码信 号而对输出节点预充电；使能单元，用于响应于所述控制信号来控制所述输出节点的电位；选择信号发生器，用于响应于操作信号来浮动选择节点 或使该选择节点放电至地电源(ground power source);以及选#^信号控 制器，用于响应于所述使能单元的内部信号将所述选择节点的电位施加至 所述漏极和源极选择晶体管及所述侧字线晶体管。所述控制信号发生器包括第一与非门，用于对所述预解码的地址信 号进行逻辑组合，并用于输出组^ft号；以及第二与非门，用于对所述组 合信号和编程预充电信号进行逻辑组合，并用于输出所述控制信号。预充电电路包括连接于所述输出节点和泵升电压之间的开关电路。所 述预充电电路响应于所述第 一和第二高电压解码信号而^L接通或关断。所 述开关电i^通时将所述泵升电压传递至块字线。所述预充电电路还包括 限幅电路，用于将所述块字线的电压限幅为设定的电压。所述使能单元包括用于对所述控制信号和块使能信号进行逻辑组合 并用于输出放电信号的与非门、以及连接于所述输出节点和地电源之间的 NMOS (N沟道金属氧化物半导体)晶体管。该NMOS晶体管响应于所述电信号而使所述输出节点放电。所述选择信号发生器包括用于接收和緩冲所述操作信号的第一至第 三反相器以及连接于所述选择节点和地电源之间的NMOS晶体管。该 NMOS晶体管响应于所述第三反相器的输出信号而将所述选择节点连接 至地电源。所述选择信号控制器包括第一至第四NMOS晶体管，所述第一至第 四NMOS晶体管分别连接于所述选择节点与所述存储单元块的漏极选择 线、源fc^择线和侧字线之间。所述第一至第四NMOS晶体管响应于所述故电信号将所述择节点分别连接至所述漏极选择线、所述源极选择线 和所述侧字线。附图说明图l是常规半导体存储器件的电路图；以及图2是根据本专利技术一个实施例的半导体存储器件的电路图。具体实施例方式将参考附图来描述本专利技术的具体实施例。但是，本专利技术并不局限于所公开的实施例，而是可以用各种方式来实施。提供所述实施例是为了完成 对本专利技术的公开，并使本领域的普通技术人员能够理解本专利技术的范围。本 专利技术由权利要求的类别来限定。图2是根据本专利技术一个实施例的半导体存储器件的电路图。参考图2，半导体存储器件包括存储单元块300、块解码器100和块 开关200。存储单元块300包括连接成串结构的多个存储单元、漏极和源 极选择晶体管DST和SST以及侧字线晶体管DSWT和SSWT。块解码 器IOO响应于预解码的地址信号XA〈7:O、XB〈7:O、XC〈7:0〉和XD〈3:O 而输出块选择信号BLKWL。块开关200响应于块选^^信号BLKWL而 将全局字线GWL<0:31>、全局漏fc^择线GDSL、全局源极选择线GSSL 以及全局侧字线GDSWL和GSSWL连接至存储单元块300。所述存储单元块300的侧字线晶体管DSWT和SSWT i殳置于所述漏 极和源M择晶体管DST和SST与存储单元之间，以减少存储单元的干 扰现象。侧字线晶体管DSWT和SSWT以与所述漏极和源极选择晶体管 DST和SST相同的方式工作。块解码器100包括控制信号发生器110、使能单元120、预充电单元 130、选择信号发生器140和选择信号控制器150。所述控制信号发生器110包括PMOS (P沟道金属氧化物半导体)晶 体管Pll和P12、与非门ND11和ND12以及NMOS晶体管Nll。 PMOS 晶体管P11和P12串联连接在节点Q和电源电压Vcc之间。PMOS晶体 管Pll和P12将电源电压Vcc施加于节点Q。与非门ND11对预解码的 地址信号XA、 XB、 XC和XD进行逻辑组合，并将组合结果输出至节点 q。与非门ND12对从与非门ND11输出的组^ff号以及编程本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：　存储单元块，包括连接成串结构的多个存储单元、漏极选择晶体管、源极选择晶体管及侧字线晶体管；　块解码器，被配置成：响应于预解码的地址信号而输出块选择信号，并控制所述漏极选择晶体管和所述源极选择晶体管及所述侧字线晶体管；以及　块开关，被配置成：响应于所述块选择信号将全局字线连接至所述存储单元块的字线。

【技术特征摘要】
KR 2007-8-6 10-2007-00785451.一种半导体存储器件，包括存储单元块，包括连接成串结构的多个存储单元、漏极选择晶体管、源极选择晶体管及侧字线晶体管；块解码器，被配置成响应于预解码的地址信号而输出块选择信号，并控制所述漏极选择晶体管和所述源极选择晶体管及所述侧字线晶体管；以及块开关，被配置成响应于所述块选择信号将全局字线连接至所述存储单元块的字线。2. 根据权利要求l所述的半导体存储器件，其中所述块解码器包括控制信号发生器，被配置成响应于所述预解码的地址信号而输出控 制信号；预充电单元，被配置成响应于第一和第二高电压解码信号而对输出 节点预充电；使能单元，被配置成响应于所述控制信号来控制所述输出节点的电位；选择信号发生器，被配置成响应于操作信号来浮动选择节点或使该 选择节点放电至地电源；以及选择信号控制器，被配置成响应于所述使能单元的内部信号将所述 选择节点的电位施加至所述漏极选择晶体管和所述源极选择晶体管及所 述侧字线晶体管。3. 根据权利要求2所述的半导体存储器件，其中所述控制信号发生 器包括第一与非门，被配置成对所述预解码的地址信号进行逻辑组合，并 输出组^ff号；以及第二与非门，被配置成对所述组合信号和编程预充电信号进行逻辑 组合，并输出所述控制信号。4. 根据权利要求2所述的半导体存储器件，其中预充电电路包括 连接于所述输出节点和泵升电压之间的开关电路，其中所述开关电路 响应于所述第一和第二高电压解码信号而^L接通或关断，所述开关电^通时将所述泵升电压传递至块字线；以及限幅电路，用于将所述块字线的电压限幅为设定的电压。5. 根据权利要求2所述的半导体存储器件，其中所述使能单元包括:配置成对所述控制信号和块使能信号进行逻辑组合并输出放电信号 的与非门；以及连接于所述输出节点和地电源之间的NMOS晶体管，其中该NMOS 晶体管被配置成响应于所逸故电信号而使所述输出节点放电。6. 根据权利要求2所述的半导体存储器件，其中所述选择信号发生 器包括第一、第二及第三反相器，被配置成接收和緩冲所述操作信号；及连接于所述选择节点和所述地电源之间的NMOS晶体管，其中该 NMOS晶体管响应于所述第三反相器的输出信号而将所述选择节点连接 至所述地电源。7. 根据权利要求5所述的半导体存储器件，其中所^i^^信号控制 器包括笫一、第二、第三及第四NMOS晶体管，所述第一、第二、第三 及第四NMOS晶体管分别连接于所述选择节点与所述存储单元块的漏极 选择线、源极选择线和侧字线之间，其中所述第一、第二、第三及第四 NMOS晶体管响应于所M电信号将所述选择节点分别连接至所述漏极 选择线、所述源极选择线和所述侧字线。8. —种块解码器，包括控制信号发生器，被配置成响应于预解码的地址信号而输出控制信号；预充电电路，被配置成响应于高电压编码信号而将输出节点预充电 至高电压；使能单元，被配置成响应于所述控制信号而使所述输出节点放电；以及选择信号发生器，被配置成在编程或读操作期间，响应于所述控制 信号来控制存储单元块的漏极选择晶体管和源极选择晶体管及侧字线晶 体管。9. 根据权利要求8所述的块解码器，其中所述选择信号发生器在所 述存储单元块被选择时接通所述漏极选择晶体管和所述源极选择晶体管 及所述侧字线晶体管。10. 根据权利要求8所述的块解码器，其中所i^择信号发生器在所 述存储单元块未被选择时关断所述漏极选择晶体管和所述源极选择晶体 管及所述侧字线晶体管。11. 一种半导体存储器件，包括存储单元块，包括...

【专利技术属性】
技术研发人员：白侊虎，元嘇规，车载元，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]