半导体存储装置制造方法及图纸

本发明专利技术公开了一种半导体存储装置，能够自动调整时钟信号和数据信号的时序。时序调整接口（１０２）的被延迟输入信号锁存电路群（１０６）根据从输入时钟生成的时延各不相同的５个延迟时钟（ＣＬＫ０～４），锁存对输入信号进行延迟的被延迟输入信号（ＳＩＧ）并输出锁存信号（ＤＡＴＡ０～４），由此根据从寄存器（１２２）输出的寄存器信号（ＧＡＴＥ０～４），上述被延迟输入信号锁存电路群（１０６）得到控制。上述锁存信号（ＤＡＴＡ０～４）输入到ＯＲ电路（１５３），逻辑和作为确定输入信号（ＤＡＴＡ）输出。

【技术实现步骤摘要】

本专利技术涉及与时钟信号同步地输入输出存储数据的半导体存储装置。
技术介绍
图18是与时钟同步地输入输出信号的时钟同步型半导体存储装置以及 控制半导体存储装置的信息处理装置的示意框图。半导体存储装置600和信息处理装置601通过输入信号609、时钟610、 输出数据信号612连接。半导体存储装置600由输入信号锁存电路602、存 储》兹心603构成，输入信号锁存电^各602和存储,兹心603通过锁存信号604 连接。存储磁心603包括用于使存储,兹心603工作的控制电路、电源电路、 解码器电路以及读出电i 各。输入信号锁存电路602按照时钟610的时序，锁存输入的输入信号609, 并将锁存的信号作为锁存信号604输出。图19(a)、 (b)、 (c)示出了图18所示的电路结构中的输入信号获 耳又时序图。图19 (a)是在时钟的上升沿之前输入信号变化时的输入信号获取时序图。图19 (b)是输入信号的输入时序因装置的电压条件、温度条件、或者 信息处理装置和半导体存储装置间的配线延迟的变化等而延迟于图19 (a) 所示的输入信号的输入时序，并在时钟的上升沿之后输入信号变化时的输入 信号获取时序图。图19 (c)是在输入信号的获取操作中输入信号的输入时序因装置的电 压条件、温度条件、或者信息处理装置和半导体存储装置间的配线延迟的变化而变化时的输入信号获取时序图。而且，示出了输入信号锁存电路602在输入的时钟610的上升沿锁存输 入信号609的情况。下面说明图19 (a)的输入信号获取时序图。如果在时刻T01a输入信号变为H(高电平)，则在之后的时钟上 升沿时刻，输入信号的H被锁存到输入信号锁存电路602，锁存信号变 为H，，。如果在时刻T02a输入信号变为L(低电平)，则在之后的时钟上 升沿时刻，输入信号的L被锁存到输入信号锁存电路602，锁存信号变 为L，，。如果在时刻T03a输入信号变为H，则在之后的时钟上升沿时刻， 输入信号的H被锁存到输入信号锁存电路602,锁存信号变为H。如果在时刻T04a输入信号变为L，则在之后的时钟上升沿时刻， 输入信号的L被锁存到输入信号锁存电路602，锁存信号变为L。图19 (a)所示的时序中，从锁存信号输出与输入信号相同的波形。下面说明图19 (b)的输入信号获取时序图。在时刻T01b输入信号变为H,但由于时刻T01b在时钟上升沿时刻 之后，所以输入信号的H不被锁存。输入信号锁存电路602在之前的时 钟上升沿时刻，锁存输入信号变为H之前、即L,锁存信号为L，，。接下来在时刻T02b输入信号变为L,但由于时刻T02b在时钟上升 沿时刻之后，所以输入信号的L不被锁存。输入信号锁存电路602在之 前的时钟上升沿时刻，锁存输入信号变为L之前、即H，锁存信号 变为H。接下来在时刻T03b输入信号变为H,但由于时刻T03b在时钟上升 沿时刻之后，所以输入信号的H不被锁存。输入信号锁存电路602，在 之前的时钟上升沿时刻，锁存输入信号变为H之前、即L，锁存信 号变为L。接下来在时刻T04b输入信号变为L,但由于时刻T04b在时钟上升 沿时刻之后，所以输入信号的L不被锁存。输入信号锁存电路602,在 之前的时钟上升沿时刻，锁存输入信号变为L之前、即H,锁存信 号变为H。图19(b)所示的时序中，输入信号延迟时钟的一个周期的时间，并从 锁存信号输出。下面说明图19 (c)的输入信号获取时序图。如果在时刻T01c输入信号变为H，则在之后的时钟上升沿时刻， 输入信号的H被锁存到输入信号锁存电路602，锁存信号变为H。如果在时刻T02c输入信号变为L,则在之后的时钟上升沿时刻， 输入信号的L被锁存到输入信号锁存电路602,锁存信号变为L。接着，输入信号的延迟量增加，在时刻T03c输入信号变为H时， 如果时刻T03c在时钟上升沿时刻之后，则输入信号的H不被锁存。输 入信号锁存电路602在之前的时钟上升沿时刻，锁存输入信号变为H，，之 前、即L，，，锁存信号为L。如果在时刻T04c输入信号变为L,则在之后的时钟上升沿时刻， 输入信号的L被锁存到输入信号锁存电路602,锁存信号变为L。图19 (c)所示的时序中，输入信号的波形形状和锁存信号的波形形状 不同，与输入信号不同的信号传输到存储磁心603 。如上所述，与时钟同步地收发信号的存储系统中，由于工作时的电压条 件、温度条件、或者将发送信号的装置和接收信号的装置相连接的配线的配 线延迟偏差等，在接收信号的装置中，时钟和信号输入的时序产生偏移，当 不满足时钟和信号的建立-保持时间时，会发生误写入，或者在接收信号的 装置中发生输入信号的误判定。特别是，当时钟频率为高速时，考虑上述输 入时序，在接收信号的装置中，难以设置不发生输入信号的误判定的建立-保持时间等。因此，已知有如下技术，在时钟同步式的信号传输中，具有使时钟延迟的电路，找出不会误判定输入信号的时钟时延(例如，参考日本国特开平8 -102729号7/^才艮)。另外，还已知有如下技术，在时钟同步式的信号传输中，具有延迟时钟 和信号的电路以及进行自动时序调整的定时器电路，在定时器电路确定的各 个时间，进行检测不会误判定信号的时钟时延的测试(例如，参考日本国特 开2001 - 154907号公净艮)。但是，上述特开平8 - 102729号公报的技术中，需要人工进行用于设置 延迟条件的时钟测试。而且，因工作过程中的电压、温度条件的变化等而时 钟和信号的输入时序发生变化，在不能满足预先设置的延迟设置时，没有应 对手段，存在运行中的工作稳定性不够的问题。另一方面，上述特开2001 - 154907号公报的技术中，针对用于设置延 迟条件的时钟测试，需要预先储存期望值的寄存器。而且，需要用于实现所 述时钟测试的定序器和用于在规定的时间执行时钟测试的定时器电路。进 而，由于在定时器电路规定的时间未到时不会执行时钟测试，所以在下次时 钟测试开始之前的期间内，如果因电压、温度条件的变化等而时钟和信号的 输入时序发生变化，则有可能无法正常接收信号。
技术实现思路
有鉴于此，本专利技术的目的在于，不特别进行测试专用的操作就能够调整 时钟信号和数据信号的时序。为了解决上述课题，本专利技术第一例的半导体存储装置是，与时钟同步地输入输出数据信号的半导体存储装置，其特征在于，所述 半导体存储装置包括输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多 个延迟时钟；多个被延迟输入信号保持电路，用于根据所述多个延迟时钟分别保持所述被延迟输入信号；输入信号获取时序判定电路，用于根据所述被延迟输入信号保持电路中 保持的多个保持信号，输出判定信号，该判定信号表示应获取被延迟输入信 号的时序；和保持信号选择器电路，用于将所述多个保持信号汇集成一个信号。基于此，能够自动判定出在延迟量互不相同的多个延迟时钟之中、不会 误判定输入信号的时序的延迟时钟。因此，可以不需要例如复杂的时钟测试 序列、用于调整时钟和输入信号的相位差的序列以及实现时钟测试的定序器 电路和定时器电路。另外，第二例的半导体存储装置是，其特征在于，在第一例的半导体存储装置中，进一步包括判定信号保持电路，用本文档来自技高网...

【技术保护点】
一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在于，该半导体存储装置包括：　输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；　延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多个延迟时钟；　多个被延迟输入信号保持电路，用于根据所述多个延迟时钟分别保持所述被延迟输入信号；　输入信号获取时序判定电路，用于根据所述被延迟输入信号保持电路中保持的多个保持信号，输出判定信号，该判定信号表示应获取被延迟输入信号的时序；和　保持信号选择器电路，用于将所述多个保持信号汇集成一个信号。

【技术特征摘要】
JP 2007-8-9 2007-2076711、一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在于，该半导体存储装置包括输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多个延迟时钟；多个被延迟输入信号保持电路，用于根据所述多个延迟时钟分别保持所述被延迟输入信号；输入信号获取时序判定电路，用于根据所述被延迟输入信号保持电路中保持的多个保持信号，输出判定信号，该判定信号表示应获取被延迟输入信号的时序；和保持信号选择器电路，用于将所述多个保持信号汇集成一个信号。2、 根据权利要求1所述的半导体存储装置，其特征在于，所述半导体 存储装置进一步包括判定信号保持电路，用于在规定的时刻保持从输入信号 获取时序判定电路输出的判定信号，根据所述判定信号保持电路中保持的判定信号，控制所述多个被延迟输 入信号保持电路。3、 根据权利要求2所述的半导体存储装置，其特征在于，所述半导体 存储装置进一步包括判定-设置信号选择器电路，用于将所述判定信号和规 定的设置信号选择性地保持于所述判定信号保持电路。4、 根据权利要求1所述的半导体存储装置，其特征在于，输入信号获 取时序判定电路在被延迟输入信号保持电路中保持的多个保持信号之中，对 于每一对根据时延互为最接近的延迟时钟进行保持的保持信号，比较所述保持信号。5、 一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在于，该半导体存储装置包括输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多个延迟时钟；多个被延迟输入信号保持电路，用于根据所述多个延迟时钟分别保持所 述被延迟输入信号；输入信号获取时序判定电路，用于根据在规定的时刻保持于所述被延迟 输入信号保持电路中的多个保持信号，输出判定信号，该判定信号表示应获 取被延迟输入信号的时序；和保持信号选择器电路，用于将所述多个保持信号汇集成一个信号，根据所述判定信号，控制所述多个被延迟输入信号保持电路。6、 根据权利要求5所述的半导体存储装置，其特征在于， 输入信号获取时序判定电路，初始化后，在所有被延迟输入信号保持电路中保持的保持信号的电平相 同的期间，输出将所有被延迟输入信号保持电路置于有效状态的判定信号，保持信号不同时，输出之后只将所述一个被延迟输入信号保持电路置于有效 状态的判定信号。7、 一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在 于，该半导体存储装置包括输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入 信号；延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多 个延迟时钟；多个第 一保持电路，用于根据所述多个延迟时钟分别保持所述被延迟输 入信号； 多个第二保持电路，用于根据所述多个延迟时钟之中时延最短的延迟时钟分别保持所述第 一保持电路的保持信号；获取时序判定电路，用于根据所述第一保持电路的多个保持信号，生成 分别对从各第二保持电路输出的保持信号的传输进行控制的时序判定信号， 并根据时延最短的延迟时钟保持各生成的时序判定信号；和保持信号选择器电路，用于根据所述时序判定电路中保持的时序判定信 号，对从第二保持电路输出的多个保持信号的传输进行控制，并且汇集成一个信号。8、 根据权利要求7所述的半导体存储装置，其特征在于，所述第二保持电路根据时延最短的延迟时钟保持第 一保持电路的保持信号； ，所述输入信号获取时序判定电路，在第 一保持电路的所有保持信号相同时，选择根据时延最短的延迟时钟 对保持于第 一保持电路中的保持信号进行保持的第二保持电路的保持信号，并且基于对于每一对根据时延互为最接近的延迟时钟保持于第一保持 电路中的保持信号进行的所述保持信号的比较，选择其他第二保持电路的保 持信号。9、 一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在 于，该半导体存储装置包括输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；倍周期时钟生成电路，用于从输入时钟生成周期为二倍的倍周期时钟；倍周期延迟时钟生成电路，用于使所述倍周期时钟延迟互不相同的多种 时延，生成多个倍周期延迟时钟；多个第一保持电路，用于在所述多个倍周期延迟时钟的上升沿，分别保 持所述被延迟输入信号；多个第二保持电路，用于在所述多个倍周期延迟时钟的下降沿，分别保持所述被延迟输入信号；多个第三保持电路，用于在所述多个倍周期延迟时钟的上升沿，分别保 持所述第 一保持电路的保持信号；多个第四保持电路，用于在所述多个倍周期延迟时钟的下降沿，分别保 持所述第二保持电路的保持信号；第 一输入信号获取时序判定电路，用于根据所述第 一保持电路中保持的 多个保持信号，生成第一时序判定信号，并在时延最短的倍周期延迟时钟的 上升沿进行保持；第二输入信号获取时序判定电路，用于根据所述第二保持电路中保持的 多个保持信号，生成第二时序判定信号，并在时延最短的倍周期延迟时钟的 下降沿进行保持；第一信号逻辑判定电路，用于根据所有所述第一输入信号获取时序判定 电路中保持的第 一时序判定信号是否相同，输出第 一逻辑判定信号；第二信号逻辑判定电路，用于根据所有所述第二输入信号获取时序判定 电路中保持的第二时序判定信号是否相同，输出第二逻辑判定信号；多个第一保持信号...

【专利技术属性】
技术研发人员：新田忠司，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]