用于在半导体存储装置中输出数据的电路与方法制造方法及图纸

一种半导体存储装置的数据输出电路，包括预驱动器，所述预驱动器响应于输出使能信号的状态，分别根据在上升时钟及下降时钟的有效周期中驱动上升数据及下降数据而产生上拉信号及下拉信号。主驱动器，根据上拉信号及下拉信号而产生到公共节点的最新输出数据。辅助预驱动器，根据上升数据、下降数据、上升时钟、下降时钟及流水线输出控制信号而产生辅助驱动信号，当上升数据与下降数据不一致时，所述辅助驱动信号被激励。辅助主驱动器，根据辅助驱动信号的状态而产生到公共节点的辅助最新输出数据。

【技术实现步骤摘要】

这里公开的本专利技术涉及半导体存储装置，且更具体地涉及一种数据输出电路及方法，所述一种数据输出电路及方法用以在最新输出数据的电压电平转变时增强半导体存储装置的驱动能力。
技术介绍
同步动态RAM(SDRAM)的数据输入/输出操作通常与时钟信号的上升沿同步进行。然而，在双倍数据速率SDRAM(DDR SDRAM)中，输入/输出操作与时钟信号的下降沿以及上升沿同步进行，因此数据输入/输出操作的速度为典型的SDRAM的两倍。因此，高频率半导体存储装置如DDRSDRAM被配置为在数据输出操作期间，产生在从延迟锁定环(DLL)电路输出的时钟信号的上升沿使能的时钟(以下称为上升时钟)，以及在该DLL电路的时钟信号的下降沿使能的时钟(以下称为下降时钟)。然后，当储存数据(以下称为上升数据)在上升时钟被激励时输出到流水线寄存器(pipe register)以及数据(以下称为下降数据)在下降时钟被激励时输出到流水线寄存器之后，所述数据顺次从流水线寄存器输出，以完成高频率数据输出操作。随后将参照图1及图2来描述一常规数据输出电路。图1为一常规半导体存储装置中的常规数据输出电路的结构框图，所述电路输出四位数据。如图1所示的数据输出电路由以下部件组成流水线寄存器10，一次储存四位数据DATA<0:3>，并响应于四流水线输出控制信号POUT<0:3>而交替地输出上升数据及下降数据RDATA及FDATA；预驱动器20，响应于输出使能信号OE的状态，根据在上升时钟RCLK的有效周期(active period)内驱动上升数据RDATA以及在下降时钟FCLK的有效周期内驱动下降数据FDATA而产生上拉信号及下拉信号PLLUP及PLLDN；以及主驱动器30，响应于上拉信号及下拉信号PLLUP及PLLDN而产生最新输出数据ODATA。流水线寄存器10同时储存四个输入数据位DATA<0:3>。在储存数据后，当流水线输出控制信号POUT<0>被激励时，从流水线寄存器10输出上升数据位RDATA<0>。当流水线输出信号POUT<1>被激励时，从流水线寄存器10输出下降数据位FDATA<0>。当流水线输出控制信号POUT<2>被激励时，从流水线寄存器10输出上升数据位RDATA<1>。当流水线输出信号POUT<3>被激励时，从流水线寄存器10输出下降数据位FDATA<1>。预驱动器20仅在输出使能信号OE的有效周期中驱动上升数据及下降数据RDATA及FDATA。当输出使能信号OE未被激励时，从预驱动器20输出的上拉信号及下拉信号PLLUP及PLLDN分别固定到高电平及低电平，而不受上升数据及下降数据RDATA及FDATA的影响。但是，当输出使能信号OE被激励时，预驱动器20分别在上升时钟及下降时钟RCLK及FCLK的有效周期驱动上升数据及下降数据RDATA及FDATA。当这种情形发生时，从上升时钟RCLK产生流水线输出控制信号POUT<0>及POUT<2>，同时从下降时钟FCLK产生流水线输出控制信号POUT<1>及POUT<3>。因此，当上升时钟及下降时钟RCLK及FCLK被激励时，顺次驱动上升数据位RDATA<0>、RDATA<1>、RDATA<2>以及RDATA<3>。当这种情形发生时，从预驱动器20输出的上拉信号及下拉信号PLLUP及PLLDN处于相同的逻辑值。从主驱动器30所产生的最新输出数据ODATA的电压电平由上拉信号及下拉信号PLLUP及PLLDN的电压电平所确定。但是，如果高电平上拉信号PLLUP及低电平下拉信号PLLDN在输出使能信号OE未被激励时施加到主驱动器30，则最新输出数据ODATA的电压电平处于浮动状态，且因此被认为是对数据无效。图2为图示图1所示的数据输出电路的操作的时序图。从图2可见，流水线控制信号POUT<0:3>响应于上升时钟及下降时钟RCLK及FCLK而被顺次激励，所述上升时钟及下降时钟RCLK及FCLK从DLL时钟DLL_CLK所产生。响应于流水线控制信号POUT<0:3>的顺次激励，四位输入数据DATA<0:3>分别生成为上升数据位RDATA<0>、下降数据位FDATA<0>、上升数据位RDATA<1>以及下降数据位FDATA<1>。随后，如输出使能信号OE被激励，则根据上升数据位RDATA<0>、下降数据位FDATA<0>、上升数据位RDATA<1>以及下降数据位FDATA<1>，以预定电平产生上拉信号及下拉信号PLLUP及PLLDN。所述上拉信号及下拉信号PLLUP及PLLDN限定最新输出数据ODATA的逻辑值。然而，在以上述模式操作的数据输出电路中，需要时间来改变最新输出数据ODATA的值，即，变换最新输出数据ODATA的电压电平。该时间需求是由数据输出电路的内部阻抗所造成的。当数据输出电路以高频率操作时，其亦必须以高频率变换最新输出数据ODATA的电平。然而，因为阻抗为常数，最新输出数据ODATA难以达到其正确目标电平。
技术实现思路
本专利技术的实施例提供了一种用于在半导体存储装置中输出数据的电路及方法，其具有辅助数据输出驱动器，能够以较快的时间达到最新输出数据位的目标电平。本专利技术的一个实施例提供了一种半导体存储装置的数据输出电路，所述数据输出电路包括预驱动器，配置为根据输出使能信号的状态，通过在上升时钟及下降时钟的有效周期中驱动上升数据及下降数据而分别产生上拉信号及下拉信号；主驱动器，配置为根据上拉信号及下拉信号而产生最新输出数据，从而将最新输出数据输出到公共节点；辅助预驱动器，配置为根据上升数据、下降数据、上升时钟、下降时钟及管输出控制信号的输入而产生辅助驱动信号，当上升数据与下降数据不同时，辅助驱动信号被激励；以及辅助主驱动器，配置为根据辅助驱动信号的状态、通过上拉信号及下拉信号而产生辅助最新输出数据，从而将辅助最新输出数据输出到公共节点。本专利技术的另一实施例提供了一种半导体存储装置的数据输出电路，所述数据输出电路包括通过确定主驱动器的最新输出数据的电平转变而产生辅助驱动信号；以及根据辅助驱动信号的状态而产生并输出辅助最新输出数据；其中辅助最新输出数据的逻辑值与最新输出数据的逻辑值相同。参考说明书的剩余部分以及附图将实现对这里的本专利技术的特征和有点的进一步理解本文档来自技高网...

【技术保护点】
一种半导体存储装置的数据输出电路，包括：预驱动器，配置为响应于输出使能信号的状态，通过在上升时钟及下降时钟的有效周期中驱动上升数据及下降数据而分别产生上拉信号及下拉信号；公共节点；主驱动器，配置为根据所述上拉信号及下 拉信号而产生最新输出数据，并将所述输出数据输出到所述公共节点；辅助预驱动器，配置为根据所述上升数据、所述下降数据、所述上升时钟、所述下降时钟及流水线输出控制信号的输入而产生辅助驱动信号，当所述上升数据与所述下降数据不同时所述辅助驱动 信号被激励；以及辅助主驱动器，配置为根据所述上拉信号及下拉信号的输入以及所述辅助驱动信号而产生辅助最新输出数据，并将所述辅助最新输出数据输出到所述公共节点。

【技术特征摘要】
KR 2006-2-9 10-2006-00123591.一种半导体存储装置的数据输出电路，包括预驱动器，配置为响应于输出使能信号的状态，通过在上升时钟及下降时钟的有效周期中驱动上升数据及下降数据而分别产生上拉信号及下拉信号；公共节点；主驱动器，配置为根据所述上拉信号及下拉信号而产生最新输出数据，并将所述输出数据输出到所述公共节点；辅助预驱动器，配置为根据所述上升数据、所述下降数据、所述上升时钟、所述下降时钟及流水线输出控制信号的输入而产生辅助驱动信号，当所述上升数据与所述下降数据不同时所述辅助驱动信号被激励；以及辅助主驱动器，配置为根据所述上拉信号及下拉信号的输入以及所述辅助驱动信号而产生辅助最新输出数据，并将所述辅助最新输出数据输出到所述公共节点。2.如权利要求1所述的数据输出电路，其中所述预驱动器包括输出使能信号输入部，配置为根据所述输出使能信号的输入而确定所述预驱动器的操作的开始；第一节点；第一切换部，配置为根据所述上升时钟的输入而将所述上升数据传递到所述第一节点；第二切换部，配置为根据所述下降时钟的输入而将所述下降数据传递到所述第一节点；上拉信号产生部，配置为产生所述上拉信号以便驱动传递到所述第一节点的所述上升数据或下降数据；第三切换部，配置为根据所述上升时钟的输入而将所述上升数据传递到所述第二节点；第四切换部，配置为根据所述下降时钟的输入而将所述下降数据传递到所述第二节点；以及下拉信号产生部，其耦合到所述第二节点，并配置为产生所述下拉信号以便驱动传递到所述第二节点的所述上升数据或下降数据。3.权利要求2所述的数据输出电路，其中所述输出使能信号输入部包括反相器，其具有一输出，并配置为反相所述输出使能信号；第一晶体管，其栅端子耦合到所述反相器的输出，其漏端子耦合到所述第一节点的输出，且其源端子接地；以及第二晶体管，其栅端子配置为接收所述输出使能信号，其源端子配置为接收驱动电压，且其漏端子耦合到所述第二节点。4.如权利要求2所述的数据输出电路，其中所述第一切换部包括通行门，所述通行门配置为根据所述上升时钟而将所述上升数据传递到所述第一节点。5.如权利要求2所述的数据输出电路，其中所述第二切换部包括通行门，所述通行门配置为根据所述下降时钟而将所述下降数据传递到所述第一节点。6.如权利要求2所述的数据输出电路，其中所述上拉信号产生部包括奇数个反相器，所述奇数个反相器以反相器链的方式彼此串联连接，所述反相器链的输入耦合到所述第一节点。7.如权利要求2所述的数据输出电路，其中所述第三切换部包括通行门，所述通行门配置为根据所述上升时钟而将所述上升数据传递到所述第二节点。8.如权利要求2所述的数据输出电路，其中所述第四切换部包括通行门，所述通行门配置为根据所述下降时钟而将所述下降数据传递到所述第二节点。9.如权利要求2所述的数据输出电路，其中所述下拉信号产生部包括奇数个反相器，所述奇数个反相器以反相器链的方式彼此串联连接，所述反相器链的输入耦合到所述第二节点。10.如权利要求1所述的数据输出电路，其中所述主驱动器包括输出节点；第一晶体管，其栅端子配置为接收所述上拉信号，其源端子配置为接收驱动电压，且其漏端子耦合到所述输出节点；以及第二晶体管，其具配置为接收所述下拉信号的栅端子、耦合到地电压的源端子以及耦合到所述输出节点的漏端子。11.如权利要求1所述的数据输出电路，其中所述辅助预驱动器包括比较部，所述比较部配置为确定所述上升数据是否与所述下降数据的逻辑值相同并提供输出信号。12.如权利要求11所述的数据输出电路，其中所述辅助预驱动器还包括第一节点；第二节点；第一切换部，配置为根据所述上升时钟及所述流水线输出控制信号的电压电平而使通过所述比较部的输出信号通过；第二切换部，配置为根据所述上升时钟及所述流水线输出控制信号的电压电平而将驱动电压供应到所述第一节点；第一锁存部，配置为接收来自所述第一切换部的所述比较部的输出信号并暂存，以及将所述比较部的输出信号传递到所述第一节点；第三切换部，配置为根据所述下降时钟及所述...

【专利技术属性】
技术研发人员：李炯东，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[]