半导体器件制造技术

提供一种半导体器件包括形成在基底上的沟槽，和填充在所述沟槽中、从所述沟槽底部向外依次设置的第一电介质层、第二电介质层；其中，所述第一电介质层在沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的1/7至1/3处，所述第二电介质层在沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的2/3处。本实用新型专利技术的半导体器件，分步形成电介质层因而释放固化时产生的应力，从而不会在导致应力过于集中，进而避免有源区域倒塌的发生。

semiconductor device

【技术实现步骤摘要】
半导体器件
本技术涉及半导体器件制备
，特别是涉及一种包括浅沟槽隔离结构的半导体器件。
技术介绍
在半导体制造工艺中，经常需要形成沟槽填充的结构，例如在浅沟槽隔离结构中，沟槽内填充氧化物，形成各器件有源区之间的隔离。随着半导体特征尺寸的减小，沟槽深宽比(Aspectratio)的增加，以及对于沟槽轮廓(Re-entrantprofiles)要求的提高，传统的化学气相沉积(CVD)工艺已难以胜任沟槽填充的工作，目前较多采用旋涂介电层(SOD)或流体化学气相沉积(FCVD)工艺在沟槽内沉积可流动的填充物，然后通过退火等热处理工艺对填充物进行固化，可以实现沟槽的完全填充。但可流动电介质在固化时，会产生应力增加，可能会导致形成的有源区域倒塌，造成相邻存储单元的短路。
技术实现思路
为了解决上述缺陷，本技术提供一种半导体器件，解决现有技术中可流动电介质固化时出现的有源区域倒塌而产生存储单元短路的问题。本技术一方面提供一种半导体器件，包括形成在基底上的沟槽，和填充在所述沟槽中、从所述沟槽底部向外依次设置的第一电介质层、第二电介质层和第三电介质层；其中，所述第一电介质层在沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的1/7至1/3处，所述第二电介质层在沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的2/3处。根据本技术一实施方式，在所述基底表面还设置有第一介电层和第二介电层。根据本技术的另一实施方式，所述第一介电层和第二介电层包括氧化硅、氮化硅，氮氧化硅和碳氮硅中的一种或多种。根据本技术的另一实施方式，所述基底包括硅、锗、锗化硅、碳化硅和砷化镓中的一种或多种。根据本技术的另一实施方式，沟槽内还设置第三电介质层，所述第三电介质层设置于所述第二电介质层上且填满所述沟槽。根据本技术的另一实施方式，所述第一电介质层、所述第二电介质层和所述第三电介质层包括硅氧化物。根据本技术的另一实施方式，所述沟槽内还设置于内衬层。根据本技术的另一实施方式，所述内衬层包括氮化硅。根据本技术的另一实施方式，所述沟槽的深宽比为15:1-30:1。根据本技术的另一实施方式，所述沟槽的深宽比为20:1-30:1。本技术的半导体器件，本技术的半导体器件，分步形成电介质层因而释放固化时产生的应力，从而不会在导致应力过于集中，进而避免有源区域倒塌的发生。本技术的半导体器件适用于高深宽比的沟槽，例如深宽比为15:1-30:1的沟槽。附图说明通过参照附图详细描述其示例实施方式，本技术的上述和其它特征及优点将变得更加明显。图1A至图1H是本技术一实施例的半导体器件的制备流程图。图1I是本技术一实施例的半导体器件的截面示意图。图2A至图2G是本技术另一实施例的半导体器件的制备流程图。图3A至图3D现有技术的半导体器件的制备流程图。图3E是现有技术的半导体器件的截面示意图。其中，附图标记说明如下：1:基底2:第一介电层3:第二介电层4:第一电介质层5:第二电介质层6:第三电介质层7:氧化硅8:内衬层具体实施方式本专利中术语“半导体器件”通常是指包含一或多个半导体材料的固态装置。术语“半导体器件”可指成品装置或指在成为成品装置之前的各个处理阶段处的组合件或其它结构。取决于其中使用术语“基底”的上下文，所述术语可指晶片级基底或指经单个化裸片级基底。相关领域的技术人员将认识到，可以晶片级或以裸片级执行本专利中所描述的方法的适合步骤。此外，除非上下文另有指示，否则本专利中所揭示的结构可使用常规半导体制备技术形成。材料可(举例来说)使用化学气相沉积、物理气相沉积、原子层沉积、旋涂及/或其它适合技术来沉积。类似地，材料可(举例来说)使用等离子蚀刻、湿法蚀刻、化学机械平面化或其它适合技术来移除。本专利中“上”、“下”等用语，仅为互为相对概念或是以产品的正常使用状态为参考的，而不应该认为是具有限制性的。此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。如图1A所示，本技术一实施例的半导体器件方法，首先提供包括基底1。基底1可以是任何适当的半导体材料，例如例如硅、锗、锗化硅、碳化硅和砷化镓等。还可在基底1上依次形成第一介电层2和第二介电层3，但不以此为限。第一介电层2和第二介电层3可以是SiO2、SiN、SiON等。如图1B所示，在堆叠结构上形成沟槽，例如通过刻蚀的方法形成沟槽。沟槽贯穿第一介电层1和第二介电层3。如图1C所示，将第一电介质部分填充沟槽。第一电介质可以是可流动电介质，例如包含Si-H键、Si-N键、Si-N-H键等，或者SiONH网格结构的可流动电介质。第一电介质的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢硅倍半氧烷(HSQ)、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)、硅烷胺，诸如三硅烷基胺(TSA)、硅烷胺，诸如H2N(SiH3)、HN(SiH3)2、N(SiH3)3或者它们的组合。然后，如图1D所示，对填充到沟槽内的第一电介质的进行离子注入处理，离子注入处理的温度是50-300℃。通过离子注入处理将可流动电介质部分固化形成氧化硅(SiO或SiO2)，固化过程中第一电介质向沟槽上述膨胀，如图1D所示膨胀后的第一电介质在沟槽内的高度比未经过氧离子注入处理(如图1C所示)时的高度高出d1。由于沟槽没有填充满，所以经过膨胀后第一电介质可以上沟槽上方延伸，因而释放了固化过程产生的应力。同时，经过注入处理第一电介质内部会形成微型通道(或者沟道)。通道使得后续热处理固化时的氧源到达接近沟槽底部的可流动电介质，从而更有利于热处理固化工艺的进行。同时通道也将退火过程产生的副产物带出，避免了应力的产生。离子注入处理可以是氧离子注入处理，也可以是其他离子例如氩离子的注入处理，优选本实施例中为氧离子注入处理。注入的氧可以是纯氧，也可以外氧外还包含其他离子，例如氢、氦等。经过离子注入处理后，第一电介质部分固化形成第一电介质层4。第一电介质层4在沟槽中的高度为以沟槽底部为基准、沟槽深度的1/7至1/3处。然后，重复填充第一电介质和离子注入处理步骤。重复步骤可以不只一次，重复上述步骤地次数可以根据具体情况确定，例如沟槽的深宽比、工艺的复杂程度、成本等因素。本领域技术人员可以根据实际的情况确定重复上述步骤1次、2次、3次、4次、5次……。本实施例中以重复一次为例，如上所述，并不一次为限。如图1E所示，将第一电介质填充至沟槽内。然后，如图1F所示，进行离子注入处理，离子注入处理的温度是50-300℃。经过离子注入处理后，第一电介质在沟槽内的高度相比于未处理之前高出d2。经过如上处理，释放了固化程中产生的应力。在该步骤中经过离子注入处理后，第一电介质部分固化形成第二电介质层5。第二电介质层5在沟槽中的高度为以沟槽底部为基准、沟槽深度的2/3处。图1C和图1E所示的填充第一电介质的方式，可以是旋涂(SOD)或流体化学气相沉积(FCVD)。对于高深宽比的沟槽来说，SOD和FCVD是获得致密填充结构的优选方式本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括形成在基底上的沟槽，和填充在所述沟槽中、从所述沟槽底部向外依次设置的第一电介质层、第二电介质层；其中，所述第一电介质层在所述沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的1/7至1/3处，所述第二电介质层在所述沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的2/3以上。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括形成在基底上的沟槽，和填充在所述沟槽中、从所述沟槽底部向外依次设置的第一电介质层、第二电介质层；其中，所述第一电介质层在所述沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的1/7至1/3处，所述第二电介质层在所述沟槽中的高度为以所述沟槽底部为基准、所述沟槽深度的2/3以上。2.根据权利要求1所述的半导体器件，其特征在于，在所述基底表面还设置有第一介电层和第二介电层。3.根据权利要求2所述的半导体器件，其特征在于，所述第一介电层和第二介电层包括氧化硅、氮化硅，氮氧化硅和碳氮硅中的一种或多种。4.根据权利要求1所述的半导体器件，其特征在于，所述基底包括硅、锗、锗化...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34