【技术实现步骤摘要】
本公开实施例涉及半导体，特别涉及一种延时电路以及存储系统。
技术介绍
1、半导体存储器分为易失性存储器件和非易失性存储器件。易失性存储器件在关断电源电压时丢失存储在其中的数据，诸如静态随机存取存储器(sram)、动态ram(dram)、同步dram(sdram)等；非易失性存储器件即使在关断电源电压时也保留存储在其中的数据，诸如只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存器件、相变ram(pram)、磁性ram(mram)、电阻ram(rram)和铁电ram(fram)。
2、灵敏放大器(sense amplifier，sa)是半导体存储器的一个重要组成部分，主要作用是将位线上的小信号进行放大，进而进行数据读写操作。灵敏放大器可以消除半导体存储器内由于晶体管的制造差异引起的噪声，使得半导体存储器可以准确的存储数据。当灵敏放大器工作于失配补偿阶段时，补偿时长会影响失配补偿效果。
技术实现思路
1、本公开实施例提供一种延时电路以及存储系统，至少有利于提高刷新模式下不同温度条件下的失配补偿效果。
2、根据本公开一些实施例中，本公开实施例一方面提供一种延时电路，应用于存储系统，所述存储系统包括存储器阵列以及连接所述存储器阵列的灵敏放大器，其特征在于，包括：温度检测模块，被配置为，在所述存储器阵列处于刷新模式下，检测所述存储器阵列在接收到激活命令之前的温度，并输出第一编码信号，所述第一编码信号
3、在一些实施例中，所述延迟模块包括：n个级联的选择器；处于首级的所述选择器用于接收所述第一信号，响应于所述第一编码信号，直接输出所述第一信号，或者，以第一预设延迟量延迟所述第一信号，得到第一延迟信号，并输出所述第一延迟信号；第n个所述选择器的输入端连接第n-1个所述选择器的输出端，第n个所述选择器用于响应于所述第一编码信号，直接输出来自所述第n-1个所述选择器输出端输出的第n-1延迟信号，或者，以第n预设延迟量延迟所述第n-1延迟信号，得到第n延迟信号，并输出所述第n延迟信号，n为大于或等于2的自然数，n为大于或等于2的自然数，n小于或等于n；其中，所述第一编码信号包括n个第一子编码信号，且每一所述选择器接收相应的所述第一子编码信号。
4、在一些实施例中，所述选择器包括：延迟电路，被配置为，接收输入信号，以预设延迟量延迟所述输入信号，得到延迟信号，并输出所述延迟信号；选择电路，被配置为，接收所述输入信号以及所述延迟信号，并响应于相应的所述第一子编码信号，选择输出接收到的所述输入信号或者所述延迟信号中的一者；其中，所述第一信号作为处于首级的所述选择器接收的所述输入信号，所述第一延迟信号作为处于首级的所述选择器输出的所述延迟信号；第n-1延迟信号作为第n个所述选择器接收的所述输入信号，第n延迟信号作为第n个所述选择器输出的所述延迟信号。
5、在一些实施例中，前一级的所述选择器具有的所述预设延迟量较后一级的所述选择器具有的所述预设延迟量小。
6、在一些实施例中，所述第一编码信号包括正常状态和屏蔽状态；所述延迟模块还包括：选择单元，被配置为，接收所述第一信号以及所述第一编码信号，并响应于屏蔽状态的所述第一编码信号，屏蔽所述第一信号以及生成并输出替代所述第一信号的内部信号，响应于正常状态的所述第一编码信号，输出所述第一信号。
7、在一些实施例中，所述选择单元包括：与门，所述与门的各输入端分别接收n个所述第一子编码信号，若n个所述第一子编码信号表征所述第一编码信号处于屏蔽状态，则生成并输出所述内部信号；输入电路，所述输入电路的一输入端接收所述第一信号，另一输入端连接所述与门的输出端，且所述输入电路的输出端与处于首级的所述选择器的输入端连接，被配置为，若n个所述第一子编码信号表征所述第一编码信号处于所述屏蔽状态，则所述输入电路屏蔽所述第一信号，若n个所述第一子编码信号表征所述第一编码信号处于所述正常状态，则所述输入电路的输出端输出所述第一信号。
8、在一些实施例中，所述输入电路包括：或非门，所述或非门的一输入端接收所述第一信号，另一输入端连接所述与门的输出端，且所述或非门的输出端与处于首级的所述选择器的输入端连接；所述延迟模块还包括：反相单元，所述反相单元的输入端连接第n个所述选择器的输出端，所述反相单元的输出端输出所述第二信号。
9、在一些实施例中，还包括：锁存模块，用于，接收所述第一编码信号以及所述激活命令，并响应于所述激活命令，锁存在接收到所述激活命令之前最后一次接收到的所述第一编码信号。
10、在一些实施例中，所述锁存模块包括：第一反相器，具有第一输入端和第一输出端，所述第一输入端接收所述激活命令，并通过所述第一输出端输出第一控制信号；第二反相器，具有第二输入端和第二输出端，所述第二输入端连接所述第一输出端，并通过所述第二输出端输出第二控制信号；锁存器，具有第一输入端、第一控制端以及第二控制端，所述第一输入端、所述第一控制端以及所述第二控制端分别接收所述第一编码信号、所述第一控制信号以及所述第二控制信号，所述锁存器的输出端作为所述锁存模块的输出端。
11、在一些实施例中，所述温度检测模块还被配置为，在所述存储器阵列处于读写模式下，检测所述存储器阵列在接收到所述激活命令之前的温度，并输出第二编码信号，所述第二编码信号用于表征所述存储器阵列的温度；所述延迟模块，还被配置为，接收所述激活命令以及读写命令，并基于所述第二编码信号对所述激活命令以及所述读写命令进行延迟处理，并输出有延迟后的所述激活命令以及延迟后的所述读写命令。
12、在一些实施例中，所述延迟模块还被配置为，在所述第一编码信号以及所述第二编码信号表征同一温度的条件下，所述刷新模式下对所述第一信号的延迟量大于或等于所述读写模式下对所述第一信号的延迟量。
13、在一些实施例中，所述延迟模块还用于接收延时调整信号，在所述第一编码信号不变时，基于所述延时调整信号调整所述第二信号相对于所述第一信号的延时时长。
14、根据本公开一些实施例中，本公开实施例另一方面还提供一种存储系统，包括：存储器阵列以及连接所述存储器阵列的灵敏放大器阵列，所述灵敏放大器阵列包括多个灵敏放大器，所述存储器阵列包括多个存储单元，且每一所述存储单元以及每一所述灵敏放大器均与一位线连接；上述任意实施例提供的延时电路。本公开实施例提供的技术方案至少具有本文档来自技高网...
【技术保护点】
1.一种延时电路，应用于存储系统，所述存储系统包括存储器阵列以及连接所述存储器阵列的灵敏放大器，其特征在于，包括：
2.如权利要求1所述的延时电路，其特征在于，所述延迟模块包括：N个级联的选择器；
3.如权利要求2所述的延时电路，其特征在于，所述选择器包括：
4.如权利要求2所述的延时电路，其特征在于，前一级的所述选择器具有的所述预设延迟量较后一级的所述选择器具有的所述预设延迟量小。
5.如权利要求2所述的延时电路，其特征在于，所述第一编码信号包括正常状态和屏蔽状态；
6.如权利要求5所述的延时电路，其特征在于，所述选择单元包括：
7.如权利要求6所述的延时电路，其特征在于，所述输入电路包括：
8.如权利要求1所述的延时电路，其特征在于，还包括：
9.如权利要求8所述的延时电路，其特征在于，所述锁存模块包括：
10.如权利要求1所述的延时电路，其特征在于，所述温度检测模块还被配置为，在所述存储器阵列处于读写模式下，检测所述存储器阵列在接收到所述激活命令之前的温度，并输出第二
11.如权利要求10所述的延时电路，其特征在于，所述延迟模块还被配置为，在所述第一编码信号以及所述第二编码信号表征同一温度的条件下，所述刷新模式下对所述第一信号的延迟量大于或等于所述读写模式下对所述第一信号的延迟量。
12.如权利要求1所述的延时电路，其特征在于，所述延迟模块还用于接收延时调整信号，在所述第一编码信号不变时，基于所述延时调整信号调整所述第二信号相对于所述第一信号的延时时长。
13.一种存储系统，其特征在于，包括：
...【技术特征摘要】
1.一种延时电路，应用于存储系统，所述存储系统包括存储器阵列以及连接所述存储器阵列的灵敏放大器，其特征在于，包括：
2.如权利要求1所述的延时电路，其特征在于，所述延迟模块包括：n个级联的选择器；
3.如权利要求2所述的延时电路，其特征在于，所述选择器包括：
4.如权利要求2所述的延时电路，其特征在于，前一级的所述选择器具有的所述预设延迟量较后一级的所述选择器具有的所述预设延迟量小。
5.如权利要求2所述的延时电路，其特征在于，所述第一编码信号包括正常状态和屏蔽状态；
6.如权利要求5所述的延时电路，其特征在于，所述选择单元包括：
7.如权利要求6所述的延时电路，其特征在于，所述输入电路包括：
8.如权利要求1所述的延时电路，其特征在于，还包括：
9.如权...
【专利技术属性】
技术研发人员：韩香云，尚为兵，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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