【技术实现步骤摘要】
本申请涉及半导体，尤其涉及一种自定时电路与静态随机存取存储器。
技术介绍
1、静态随机存取存储器(static random access memory，sram)由于具有高访问速度和低功耗的优点，被广泛用做中央处理器(central processing unit，cpu)与主存储系统之间的高速缓冲存储器，和低功耗电子系统的存储系统。
2、基于位线(bit line，bl)/字线(word line，wl)复制技术的自定时(self-timing)电路技术在sram设计中经常使用。然而，现有的自定时电路存在内部时钟信号生成速度较慢的技术问题。
技术实现思路
1、本申请提供了一种自定时电路与静态随机存取存储器，可以解决现有的自定时电路存在内部时钟信号生成速度较慢的技术问题。
2、第一方面，本申请实施例中提供了一种自定时电路，包括：内部时钟生成模块与内部控制信号生成模块，其中，所述内部时钟生成模块包括控制单元与时钟生成单元，所述控制单元包括反馈回路；
3、所述反馈回路被配置为接收外部时钟信号、第一反馈信号、第二反馈信号以及读写控制信号，并基于接收到的所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号，输出控制信号；
4、所述时钟生成单元被配置为基于所述控制信号生成内部时钟信号；
5、所述内部控制信号生成模块被配置为基于所述内部时钟信号，生成内部控制信号；其中，所述第一反馈信号为所述内部控制信号，所述第二
6、在一些实施例中，所述反馈回路包括多个逻辑门，所述多个逻辑门被配置为对所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号进行逻辑运算处理，以生成所述控制信号。
7、在一些实施例中，所述反馈回路包括第一或非门、第一与非门以及第二与非门；其中：
8、所述第一或非门的一个输入端用于接收所述内部控制信号，所述第一或非门的另一个输入端用于接收所述第二反馈信号，所述第一或非门的输出端与所述第一与非门的一个输入端连接；
9、所述第一与非门的另一个输入端用于接收所述外部时钟信号，所述第一与非门的输出端与所述第二与非门的一个输入端连接；
10、所述第二与非门的另一个输入端用于接收所述读写控制信号，所述第二与非门的输出端用于输出所述控制信号。
11、在一些实施例中，所述内部控制信号生成模块还包括第一反相器与时钟选择单元，所述时钟生成单元包括第一晶体管与第二晶体管；其中：
12、所述第一反相器的输入端与所述第二与非门的输出端连接，所述第一反相器的输出端与所述第一晶体管的控制端连接；
13、所述第一晶体管的第一端用于输出所述内部时钟信号，所述第一晶体管的第二端与所述第二晶体管的第一端连接；
14、所述第二晶体管的第二端接地，所述第二晶体管的控制端用于接收延迟预设时长后的所述控制信号；
15、所述时钟选择单元被配置为接收所述外部时钟信号、所述内部控制信号以及时钟选择信号，并基于接收到的信号选择输出所述外部时钟信号或所述内部时钟信号。
16、在一些实施例中，所述时钟选择单元包括第二反相器、第三与非门，以及依次级联的第三晶体管、第四晶体管、第五晶体管、第六晶体管；其中：
17、所述第二反相器的输入端用于接收所述外部时钟信号，所述第二反相器的输出端与所述第三与非门的一个输入端连接；
18、所述第三与非门的另一个输入端用于接收所述时钟选择信号，所述第三与非门的输出端分别与所述第三晶体管的控制端、所述第四晶体管的控制端连接；
19、所述第五晶体管的控制端用于接收所述时钟选择信号；
20、所述第六晶体管的控制端用于接收所述内部控制信号，所述第六晶体管的第二端接地；
21、所述第三晶体管的第一端连接电源端，所述第三晶体管的第二端用于输出所述外部时钟信号或所述内部时钟信号。
22、在一些实施例中，所述内部控制信号生成模块包括第三反相器、第一延迟链、第二或非门、第四反相器、第七晶体管、第八晶体管及第九晶体管；其中：
23、所述第七晶体管的第一端与所述第八晶体管的第一端均连接电源端，所述第七晶体管的第二端与所述第八晶体管的第二端均与所述第九晶体管的第一端连接，所述第七晶体管的控制端用于接收所述外部时钟信号；
24、所述第八晶体管的控制端用于接收所述控制信号；
25、所述第九晶体管的第二端与所述第三反相器的输入端连接，所述第九晶体管的控制端与所述第三反相器的输出端连接；
26、所述第三反相器的输入端用于接收所述内部时钟信号，所述第三反相器的输出端与所述第二或非门的一个输入端连接；
27、所述第一延迟链的输入端与所述第三反相器的输出端连接，所述第一延迟链的输出端与所述第二或非门的另一个输入端连接；
28、所述第二或非门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端用于输出内部控制逻辑信号；
29、所述内部控制信号为所述第三反相器的输出端输出的信号。
30、在一些实施例中，所述内部控制信号生成模块还包括第二延迟链，所述第二延迟链的输入端用于接收所述控制信号，所述第二延迟链的输出端与所述第二晶体管的控制端连接；
31、其中，所述第二延迟链的延迟时长和所述第二晶体管的开启时间是根据所述外部时钟和所述控制信号确定的。
32、在一些实施例中，所述第二延迟链包括延迟选择单元、偶数个依次级联的第五反相器以及偶数个依次级联的第六反相器；
33、所述延迟选择单元的输入端用于接收所述控制信号，所述延迟选择单元的第一输出端与所述偶数个依次级联的第五反相器的输入端连接，所述延迟选择单元的第二输出端与所述偶数个依次级联的第六反相器的输入端连接；
34、所述偶数个依次级联的第五反相器的输出端与所述偶数个依次级联的第六反相器的输入端连接，所述偶数个依次级联的第六反相器的输出端与所述第二晶体管的控制端连接；
35、所述延迟选择单元的控制端用于接收选择控制信号，并基于所述选择控制信号选择所述第一输出端或所述第二输出端与所述延迟选择单元的输入端连通。
36、在一些实施例中，所述内部时钟生成模块还包括追踪单元，所述追踪单元与所述第一晶体管的第一端连接；
37、所述追踪单元用于模拟部分字线wl和部分位线bl的负载。
38、第二方面，本申请实施例中提供了一种静态随机存取存储器，该静态随机存取存储器包括如第一方面提供的所述的自定时电路；
39、所述静态随机存取存储器包括多条wl，所述自定时电路中的内部时钟信号用于控制所述wl的读写开启。
40、本申请实施例中所提供的自定时电路，通过引入反馈回路，在内部控制信号的配合下，能够快速、稳定的生成合适的控制信本文档来自技高网...
【技术保护点】
1.一种自定时电路，其特征在于，包括：内部时钟生成模块与内部控制信号生成模块，其中，所述内部时钟生成模块包括控制单元与时钟生成单元，所述控制单元包括反馈回路；
2.根据权利要求1所述的自定时电路，其特征在于，所述反馈回路包括多个逻辑门，所述多个逻辑门被配置为对所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号进行逻辑运算处理，以生成所述控制信号。
3.根据权利要求2所述的自定时电路，其特征在于，所述多个逻辑门包括第一或非门、第一与非门以及第二与非门；其中：
4.根据权利要求2所述的自定时电路，其特征在于，所述内部时钟生成模块还包括第一反相器与时钟选择单元，所述时钟生成单元包括第一晶体管与第二晶体管；其中：
5.根据权利要求4所述的自定时电路，其特征在于，所述时钟选择单元包括第二反相器、第三与非门，以及依次级联的第三晶体管、第四晶体管、第五晶体管、第六晶体管；其中：
6.根据权利要求1所述的自定时电路，其特征在于，所述内部控制信号生成模块包括第三反相器、第一延迟链、第二或非门、第四反相器、第七晶体管、
7.根据权利要求4所述的自定时电路，其特征在于，所述内部控制信号生成模块还包括第二延迟链，所述第二延迟链的输入端用于接收所述控制信号，所述第二延迟链的输出端与所述第二晶体管的控制端连接；
8.根据权利要求7所述的自定时电路，其特征在于，所述第二延迟链包括延迟选择单元、偶数个依次级联的第五反相器以及偶数个依次级联的第六反相器；
9.根据权利要求4所述的自定时电路，其特征在于，所述追踪单元与所述第一晶体管的第一端连接。
10.一种静态随机存取存储器，其特征在于，所述静态随机存取存储器包括如权利要求1至9任一项所述的自定时电路；
...【技术特征摘要】
1.一种自定时电路，其特征在于，包括：内部时钟生成模块与内部控制信号生成模块，其中，所述内部时钟生成模块包括控制单元与时钟生成单元，所述控制单元包括反馈回路；
2.根据权利要求1所述的自定时电路，其特征在于，所述反馈回路包括多个逻辑门，所述多个逻辑门被配置为对所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号进行逻辑运算处理，以生成所述控制信号。
3.根据权利要求2所述的自定时电路，其特征在于，所述多个逻辑门包括第一或非门、第一与非门以及第二与非门；其中：
4.根据权利要求2所述的自定时电路，其特征在于，所述内部时钟生成模块还包括第一反相器与时钟选择单元，所述时钟生成单元包括第一晶体管与第二晶体管；其中：
5.根据权利要求4所述的自定时电路，其特征在于，所述时钟选择单元包括第二反相器、第三与非门，以及依次级联的第三晶体管、...
【专利技术属性】
技术研发人员：马自贵，马亚奇，郑君华，顾昌山，
申请(专利权)人：合芯科技苏州有限公司，
类型：发明
国别省市：
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