一种组合封装结构制造技术

本实用新型专利技术公开一种组合封装结构，包括叠合设置的第一引线框架和第二引线框架，在第一引线框架上设置半导体芯片，在第二引线框架上设置被动元件，第一引线框架包括第一外框和第一外框上对应半导体芯片设置的多个第一引脚，第二引线框架包括第二外框和第二外框上对应被动元件设置的多个第二引脚，多个第二引脚相互配合形成槽型结构的容纳位，当第一引线框架与第二引线框架叠合时，半导体芯片位于容纳位内，通过第二引脚与第二外框配合形成的槽型位和容纳位，可方便的将半导体芯片和被动元件分别焊接到第一引线外框和第二引线外框上后再利用槽型位进行定位叠合封装，避免了半导体芯片二次受热导致的焊接质量低下问题。

【技术实现步骤摘要】
一种组合封装结构
本技术涉及芯片封装
，尤其涉及一种组合封装结构。
技术介绍
随着半导体技术的发展，要求半导体器件的尺寸越来越小，功率越来越高，在制造芯片过程中，经常是将包括多个不同功能的芯片放置在同一个封装体中，然后对引线框架进行绝缘塑封，以形成一块完整的封装结构，但是在封装尺寸变小且功率变高的情况下容易引起的高电流、高热阻问题。为了解决这一问题，封装时采用双引线框架成为了越来越多的选择。现有技术中，用双引线框架封装半导体器件时会采用较多的导线进行连接，且在生产过程中对上层的引线框架进行焊接时会使得下层的芯片同时受热，影响下层芯片的焊接质量，使得生产良品率降低，产品寿命减小。
技术实现思路
本技术的目的在于：提供一种组合封装结构，其能够解决现有技术方案中采用双引线框架进行封装时，对芯片的进行焊接造成焊接好的芯片二次受热影响焊接质量的问题。为达此目的，本技术采用以下技术方案：提供一种组合封装结构，包括叠合设置的第一引线框架和第二引线框架，在所述第一引线框架上设置半导体芯片，在所述第二引线框架上设置被动元件，所述第一引线框架包括第一外框和所述第一外框上对应所述半导体芯片设置的多个第一引脚，所述第二引线框架包括第二外框和所述第二外框上对应所述被动元件设置的多个第二引脚，多个所述第二引脚相互配合形成槽型结构的容纳位，当所述第一引线框架与所述第二引线框架叠合时，所述半导体芯片位于所述容纳位内。作为一种优选的技术方案，所述被动元件、所述第二引线框架、所述半导体芯片和所述第一引线框架由上至下依次设置。作为一种优选的技术方案，所述第一引线框架上对应所述第二引脚设置第一避让位，所述第二引线框架上对应所述第一引脚形成第二避让位，当所述第一引线框架与所述第二引线框架叠合时，所述第一引脚位于所述第二避让位内，所述第二引脚位于所述第一避让位内。作为一种优选的技术方案，所述第一引脚与所述第二引脚相互错开设置。作为一种优选的技术方案，所述第二引脚的一端通过连接件与所述第二外框连接，另一端朝向所述第二外框的内部延伸，所述第二引脚与所述第二外框连接的一端与所述第二外框位于不同平面，两者之间形成槽型位，所述第一外框与所述第二外框的尺寸一致，当所述第一引线框架与所述第二引线框架叠合时，所述第一外框位于所述槽型位内。作为一种优选的技术方案，当所述第一引线框架与所述第二引线框架叠合时，所述第一引线框架的下表面与所述第二引线框架的下表面平齐。作为一种优选的技术方案，所述容纳位的尺寸大于所述半导体芯片的尺寸，所述半导体芯片不与所述第二引线框架接触。作为一种优选的技术方案，当所述第一引线框架与所述第二引线框架叠合时，所述第一外框的上表面与所述第二外框的下表面相接触。作为一种优选的技术方案，所述第一引脚远离所述第一外框的一端设置用于与所述半导体芯片的触点焊接的焊接部。作为一种优选的技术方案，还包括用于封装所述第一引线框架、所述第二引线框架、所述半导体芯片和所述被动元件的封装材料层。本技术的有益效果为：通过槽型位对第一引线框架和第二引线框架进行定位和设置用于容纳半导体芯片的容纳位，可使得第一引线框架与第二引线框架的叠合更方便，结构更合理，且在焊接过程中可分别将半导体芯片和被动元件焊接到第一引线外框和第二引线外框上，避免了在第一引线框架与第二引线框架叠合后进行焊接导致的二次受热导致的焊接质量低下问题。附图说明下面根据附图和实施例对本技术作进一步详细说明。图1为实施例所述组合封装结构的结构示意图。图2为图1中A-A向剖视图。图3为实施例所述第一引线框架的结构示意图。图4为图3中B-B向剖视图。图5为实施例所述第二引线框架的结构示意图。图6为图5中C-C向剖视图。图中：1、第一引线框架；101、第一外框；102、第一引脚；103、第一避让位；104、焊接部；2、第二引线框架；201、第二外框；202、第二引脚；203、槽型位；204、容纳位；205、第二避让位；3、半导体芯片；4、被动元件；5、封装材料层。具体实施方式下面结合附图并通过具体实施方式来进一步说明本技术的技术方案。如图1～6所示，于本实施例中，本技术所述的一种组合封装结构，包括叠合设置的第一引线框架1和第二引线框架2，在所述第一引线框架1上的半导体芯片3，在所述第二引线框架2上设置被动元件4，所述第一引线框架1包括第一外框101和所述第一外框101上对应所述半导体芯片3设置的多个第一引脚102，所述第二引线框架2包括第二外框201和所述第二外框201上对应所述被动元件4设置的多个第二引脚202，多个所述第二引脚202相互配合形成槽型结构的容纳位204，当所述第一引线框架1与所述第二引线框架2叠合时，所述半导体芯片3位于所述容纳位204内。通过设置用于焊接半导体芯片3及被动元件4的第一引线框架1和第二引线框架2，同时多个第一引脚202相互配合形成的用于容纳半导体芯片3的容纳位204，可在叠合的过程中防止出现第二引线框架2与第一引线框架1叠合后空间不足以容纳半导体芯片3，或第二引线框架2与半导体芯片3直接接触引起第一引线框架1和第二引线框架2叠合不到位，引起半导体芯片3的短路。同时第一引线框架1与第二引线框架2的分体设置可在焊接时分别将半导体芯片3及被动元件4焊接到对应的引线框架上，避免了第一引线框架1和第二引线框架2叠合后，先焊接半导体芯片3，然后焊接被动元件4时导致的半导体芯片3二次受热造成的焊接质量下降，或导致先焊接的半导体芯片3虚焊、脱落问题。具体的，所述被动元件4、所述第二引线框架2、所述半导体芯片3和所述第一引线框架1由上至下依次设置。被动元件4焊接于第二引线框架2的第二引脚202上，半导体芯片3焊接在第一引线框架1的第一引脚102上，然后将第二引线框架2叠合于第一引线框架1上，使得半导体芯片3位于容纳位204内。优选的，所述第一引线框架1上对应所述第二引脚202设置第一避让位103，所述第二引线框架2上对应所述第一引脚102形成第二避让位205，所述第一引线框架1与所述第二引线框架2叠合时，所述第一引脚102位于所述第二避让位205内，所述第二引脚202位于所述第一避让位103内。具体的，所述第一引脚102与所述第二引脚202相互错开设置。第一避让位103和第二避让位205的设置和相互错开设置的第一引脚102和第二引脚202可避免相互接触引起短路，保护组合封装结构内部的电路安全，防止半导体芯片3及被动元件4短路受损，使得组合封装结构的生产效率更高。优选的，所述第二引脚202的一端通过连接件与所述第二外框201连接，另一端朝向所述第二外框201的内部延伸，所述第二引脚202与所述第二外框201连接的一端与所述第二外框201位于不同平面，两者之间形成槽型位203，所述第一外框101与所述第二外框201的尺寸一致，当所述第一引线框架1与所述第二引线框架2叠合时，所述第一外框101位于所述槽型位203内。进一步的，当所述第一引线框架1与所述第二引线框架2叠合时，所述第一引线框架1的下表面与所述第二引线框架2的下表面平齐。多个第二引脚202与第二外框201相配合的槽型位203，可方便的在第一引线框架1和第二引线框架2叠合时对第一引线框架1进行定位本文档来自技高网...

【技术保护点】
一种组合封装结构，其特征在于，包括叠合设置的第一引线框架和第二引线框架，在所述第一引线框架上设置半导体芯片，在所述第二引线框架上设置被动元件，所述第一引线框架包括第一外框和所述第一外框上对应所述半导体芯片设置的多个第一引脚，所述第二引线框架包括第二外框和所述第二外框上对应所述被动元件设置的多个第二引脚，多个所述第二引脚相互配合形成槽型结构的容纳位，当所述第一引线框架与所述第二引线框架叠合时，所述半导体芯片位于所述容纳位内。

【技术特征摘要】
1.一种组合封装结构，其特征在于，包括叠合设置的第一引线框架和第二引线框架，在所述第一引线框架上设置半导体芯片，在所述第二引线框架上设置被动元件，所述第一引线框架包括第一外框和所述第一外框上对应所述半导体芯片设置的多个第一引脚，所述第二引线框架包括第二外框和所述第二外框上对应所述被动元件设置的多个第二引脚，多个所述第二引脚相互配合形成槽型结构的容纳位，当所述第一引线框架与所述第二引线框架叠合时，所述半导体芯片位于所述容纳位内。2.根据权利要求1所述的组合封装结构，其特征在于，所述被动元件、所述第二引线框架、所述半导体芯片和所述第一引线框架由上至下依次设置。3.根据权利要求1所述的组合封装结构，其特征在于，所述第一引线框架上对应所述第二引脚设置第一避让位，所述第二引线框架上对应所述第一引脚形成第二避让位，当所述第一引线框架与所述第二引线框架叠合时，所述第一引脚位于所述第二避让位内，所述第二引脚位于所述第一避让位内。4.根据权利要求1所述的组合封装结构，其特征在于，所述第一引脚与所述第二引脚相互错开设置。5.根据权利要求1所述的组合封装结构，其特征在于，所述第...

【专利技术属性】
技术研发人员：曹周，
申请(专利权)人：杰群电子科技东莞有限公司，
类型：新型
国别省市：广东,44