具有异质结构量子阱沟道的三维存储器器件制造技术

可以在延伸穿过包括控制栅电极的多个导电层的垂直半导体沟道中形成被限制在二维圆柱形区域的圆柱形限制的电子气。在存储器开口中的存储器膜被插入在垂直半导体沟道和导电层之间。垂直半导体沟道包括更宽带隙的半导体材料和窄带隙半导体材料。在更宽带隙的半导体材料和窄带隙半导体材料之间的界面处形成圆柱形限制的电子气。作为二维电子气，圆柱形限制的电子气可以为垂直半导体沟道提供高电荷载流子迁移率，其可以有利地用于为三维存储器器件提供更高的性能。

【技术实现步骤摘要】
【国外来华专利技术】具有异质结构量子阱沟道的三维存储器器件相关申请的交叉引用本申请要求于2015年6月8日提交的美国非临时性申请序No.14/733,244和于2015年6月8日提交的美国非临时性申请序No.14/733,335的优先权，上述申请的全部内容通过引用并入本文。
本公开通常涉及半导体器件领域，并且具体地涉及诸如垂直NAND串的三维存储器结构，以及其制造方法。
技术介绍
在IEDMProc.(2001)33-36中的T.Endoh等人的题为“NovelUltraHighDensityMemoryWithAStacked-SurroundingGateTransistor(S-SGT)StructuredCell”的文章中，公开了具有每单元一个位的三维垂直NAND串结构。
技术实现思路
根据本专利技术的方面，提供了单片三维存储器器件，其包括：包括绝缘层和导电层并且位于衬底之上的交替层的堆叠体；垂直延伸穿过交替层的堆叠体的存储器开口；位于存储器开口的外围处的存储器膜；延伸穿过存储器开口和位于存储器膜之上的半导体沟道，该半导体沟道包括：具有第一带隙并且位于存储器膜之上的第一半导体材料层；以及具有比第一带隙更窄的第二带隙并且位于第一半导体材料层之上的第二半导体材料层。在第一半导体材料层和第二半导体材料层之间的界面处或附近出现用于电流传导的二维电子气。根据本公开的另一个方面，提供了形成单片三维存储器器件的方法。在衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体。穿过交替层的堆叠体形成存储器开口。在存储器开口中形成存储器膜。在存储器膜之上形成具有第一带隙的第一半导体材料层。在第一半导体材料层之上形成具有比第一带隙更窄的第二带隙的半导体材料层。在第一半导体材料层和第二半导体材料层之间的界面处形成异质结构量子阱。附图说明图1是根据本公开的实施例的在形成包括交替的多个材料层和延伸穿过堆叠体的存储器开口的堆叠体后的示例性器件结构的垂直截面图。图2A-2J是根据本公开的第一实施例的在形成第一示例性存储器堆叠体结构期间的存储器开口的顺序垂直截面图。图2K是沿着图2J的水平面J-J’的第一示例性存储器堆叠体结构的水平截面图。图3A-3B是根据本公开的第二实施例的在形成第二示例性存储器堆叠体结构期间的存储器开口的顺序垂直截面图。图4A是根据本公开的第三实施例的包括第三示例性存储器堆叠体结构的存储器开口的截面图。图4B是沿着图4A的水平面B-B’的第三示例性存储器堆叠体结构的水平截面图。图5A是根据本公开的第三实施例的包括第四示例性存储器堆叠体结构的存储器开口的截面图。图5B是沿着图5A的水平面B-B’的第四示例性存储器堆叠体结构的水平截面图。图6是根据本公开的实施例的在形成存储器堆叠体结构后的示例性器件结构的垂直截面图。图7是根据本公开的实施例的在形成阶梯式台阶和后阶梯式介电材料部分后的示例性器件结构的垂直截面图。图8A是在根据本公开的实施例的在形成背侧接触沟槽后的示例性器件结构的垂直截面图。图8B是图8A的示例性器件结构的部分顶视透视图。垂直平面A-A'是图8A的垂直截面图的平面。图9是根据本公开的实施例的在形成背侧凹陷后的示例性器件结构的垂直截面图。图10是根据本公开的实施例的在形成背侧阻挡介电层后的示例性器件结构的垂直截面图。图11是根据本公开的实施例的在形成导电层后的示例性器件结构的垂直截面图。图12是根据本公开的实施例的在形成接触通孔结构后的示例性器件结构的垂直截面图。图13是根据本公开的实施例的沿着示例性半导体沟道的径向方向的能带图。具体实施方式如上所述，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构，以及其制造方法，以下描述其各个方面。本公开的实施例可以用于形成包括多级存储器结构在内的各种结构，其非限制性示例包括诸如包含多个NAND存储器串的三维单片存储器阵列器件的半导体器件。附图并非按比例绘制。除非明确描述或者清晰指示出元件不能重复，在元件的单个单个实例被示出的情况下，可以重复该元件的多个实例。诸如“第一”、“第二”和“第三”等序数仅用于识别相似元件，并且不同的序数可以在相关公开的说明书和权利要求中采用。如本文所用的，第一元件在第二元件“上”可以位于第二元件的表面的外侧或者在第二元件的内侧。如本文所用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文所用的，“层”是指包括具有实质上均匀的厚度的区域的材料部分。层可以在下方的或上覆的结构的整体之上延伸，或者其范围可以小于下方的或上覆的结构的范围。另外，层可以是均匀或不均匀的连续结构的区域，该区域的厚度小于连续结构的厚度。例如，层可以位于在水平面的任何对之间，该水平面在连续结构的顶表面和底表面之间，或者在连续结构的顶表面和底表面处，或者在侧壁表面或锥形表面处，或者在侧壁表面或锥形表面上。层可以水平地、垂直地和/或沿着锥形的表面进行延伸。衬底可以是层，可以在其中包括一层或多层，或者可以在其上、在其上方和/或在其下方具有一层或多层。单片三维存储器阵列中，在诸如半导体晶片的没有介于中间的衬底的单个衬底之上形成多个存储器级。术语“单片”是指阵列的每个级的层直接沉积在阵列的每个下方的级的层上。相反地，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如在题为“Three-dimensionalStructureMemory”的美国专利No.5,915,167中所描述的，通过在分离的衬底上形成存储器级和垂直地堆叠存储器级来构造非单片堆叠存储器。在接合之前可以将衬底从存储器级中减薄或移除，但是由于存储器级最初在分离的衬底之上形成，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。级级级级级级参考图1，说明了根据本公开的实施例的示例性器件结构，其可以用于例如制造包含垂直NAND存储器器件的器件结构。示例性器件结构包括可以是半导体衬底的衬底。衬底可以包括衬底半导体层9。衬底半导体层9是半导体材料层，并且可以包括至少一种单元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或其它本领域已知的半导体材料。衬底可以具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面。如本文所用的，“半导体材料”是指具有电导率从1.0×10-6S/cm至1.0×105S/cm范围内的材料，并且在采用电学掺杂剂进行适当的掺杂时，能够产生具有电导率从1.0S/cm至1.0×105S/cm的范围内的掺杂材料。如本文所用的，“电学掺杂剂”是指向能带结构内的价带添加空穴的p型掺杂剂，或者向能带结构内的导带添加电子的n型掺杂剂。如本文所用的，“导电材料”是指电导率大于1.0×105S/cm的材料。如本文所用的，“绝缘材料”或者“介电材料”是指具有电导率小于1.0×10-6S/cm的材料。如果电导率在1.0×10-6S/cm至1.0×105S/cm的范围内，则材料是“半导体”。所有电导率的测量都在标准条件下进行。可选地，在本文档来自技高网...

【技术保护点】
一种单片三维存储器器件，包括：包括绝缘层和导电层并位于衬底之上的交替层的堆叠体；垂直延伸穿过所述交替层的堆叠体的存储器开口；位于所述存储器开口的外围处的存储器膜；延伸穿过所述存储器开口并且位于所述存储器膜之上的半导体沟道，并且包括：具有第一带隙并且位于所述存储器膜之上的第一半导体材料层；以及具有比所述第一带隙更窄的第二带隙并且位于所述第一半导体材料层之上的第二半导体材料层，其中用于电流传导的二维电子气在所述第一半导体材料层和所述第二半导体材料层之间的界面处或附近出现。

【技术特征摘要】
【国外来华专利技术】2015.06.08 US 14/733,244;2015.06.08 US 14/733,3351.一种单片三维存储器器件，包括：包括绝缘层和导电层并位于衬底之上的交替层的堆叠体；垂直延伸穿过所述交替层的堆叠体的存储器开口；位于所述存储器开口的外围处的存储器膜；延伸穿过所述存储器开口并且位于所述存储器膜之上的半导体沟道，并且包括：具有第一带隙并且位于所述存储器膜之上的第一半导体材料层；以及具有比所述第一带隙更窄的第二带隙并且位于所述第一半导体材料层之上的第二半导体材料层，其中用于电流传导的二维电子气在所述第一半导体材料层和所述第二半导体材料层之间的界面处或附近出现。2.根据权利要求1所述的单片三维存储器器件，其中：所述半导体沟道的导带在所述界面处或附近沿着径向方向具有最小值，以形成异质结构量子阱；在所述第一半导体材料层和所述第二半导体材料层之间的所述界面处出现两种不同的半导体材料之间的异质结；以及所述异质结具有圆柱形的片的配置，所述圆柱形的片具有实质上均匀的水平截面形状。3.根据权利要求1所述的单片三维存储器器件，其中：所述第一半导体材料层包括第一III-V化合物半导体材料；并且所述第二半导体材料层包括与所述第一III-V化合物半导体材料不同的第二III-V化合物半导体材料。4.根据权利要求3所述的单片三维存储器器件，其中：所述第一化合物半导体材料是未掺杂的；并且所述第二化合物半导体材料是未掺杂的。5.根据权利要求3所述的单片三维存储器器件，其中：所述第一化合物半导体材料的外部部分是n掺杂的；所述第一化合物半导体材料的内部部分是未掺杂的；并且所述第二化合物半导体材料是未掺杂的。6.根据权利要求3所述的单片三维存储器器件，其中：所述第一化合物半导体材料的外部部分是未掺杂；所述第一化合物半导体材料的内部部分是n型三角掺杂的；并且所述第二化合物半导体材料是未掺杂的。7.根据权利要求3所述的单片三维存储器器件，其中：所述第一化合物半导体材料的外部部分是未掺杂；所述第一化合物半导体材料的中间部分是n型三角掺杂的；所述第一化合物半导体材料的内部部分是未掺杂的；并且所述第二化合物半导体材料是未掺杂的。8.根据权利要求3所述的单片三维存储器器件，其中：所述第一III-V化合物半导体材料包括从AlGaAs、GaAs、InAlAs和InGaAlAs中选择的材料；并且所述第二III-V化合物半导体材料包括从GaAs、InGaAs、InP、InAs和InGaAsP中选择的材料。9.根据权利要求1所述的单片三维存储器器件，其中：所述存储器膜包括包含电荷俘获材料的电荷储存元件和与所述电荷储存元件的内侧壁接触的隧道介电层；所述隧道介电层包括多个介电材料层的横向堆叠体，所述介电材料层包括至少一个高k介电材料层；在所述横向堆叠体内的最外侧隧道介电层包括氧化硅；在所述横向堆叠体内的最内侧隧道介电层包括氧化铝；并且所述横向堆叠体包括在所述最内侧隧道介电层和所述最内侧隧道介电层之间的至少一个中间隧道介电层。10.根据权利要求9所述的单片三维存储器器件，其中所述至少一个中间隧道介电层中的每一个可以从氮化硅层、氧化镧层、氧化铪层、氧化锆层和氧氮化硅层中选择。11.根据权利要求9所述的单片三维存储器器件，其中所述存储器膜还包括与所述存储器开口的侧壁和所述电荷储存元件的外侧壁接触的阻挡介电层。12.根据权利要求3所述的单片三维存储器器件，其中所述第一和第二III-V化合物半导体材料包括单晶或大晶粒多晶材料，所述大晶粒多晶材料沿着至少一个方向上的平均晶粒大小大于300nm。13.根据权利要求12所述的单片三维存储器器件，其中所述第二III-V化合物半导体材料对准于所述第一III-V化合物半导体材料外延。14.根据权利要求3所述的单片三维存储器器件，还包括位于所述存储器开口内并且在所述半导体沟道下方的外延基座，并且所述外延基座包括或者在组分上与半导体沟道的晶体III-V化合物半导体材料相同的单晶材料，或者在组分上与半导体沟道的晶体III-V化合物半导体材料不同的单晶材料。15.根据权利要求14所述的单片三维存储器器件，其中所述基座的单晶材料在组分上与所述半导体沟道的所述晶体III-V化合物半导体材料不同。16.根据权利要求15所述的单片三维存储器器件，其中所述基座的单晶材料包括单晶硅。17.根据权利要求14所述的单片三维存储器器件，其中所述基座的单晶材料包括III-V半导体材料，所述III-V半导体材料在组分上与所述半导体沟道的所述第一半导体材料层或所述第二半导体材料层相同。18.根据权利要求3所述的单片三维存储器器件，还包括：位于所述半导体沟道的上部部分处的漏极区域；位于所述衬底中并且与所述存储器开口横向隔开的源极区域，其中在所述存储器开口和所述源极区域之间的半导体材料层的部分包括提供连接于所述半导体沟道的电流传导路径的水平半导体沟道部分；以及与所述源极区域接触并且通过绝缘间隔层与所述导电层电隔离的源极接触通孔结构。19.根据权利要求18所述的单片三维存储器器件，其中所述漏极区域包括与所述第二半导体材料层的上部部分接触的掺杂的III-V化合物半导体材料漏极延伸区域、掺杂的硅区域、以及位于所述掺杂的硅区域和所述漏极延伸区域之间的含镍材料。20.根据权利要求18所述的单片三维存储器器件，其中所述漏极区域包括与所述第二半导体材料层的上部部分接触的掺杂的III-V化合物半导体材料漏极延伸区域，以及与所述漏极延伸区域接触的金属III-V半导体合金区域，其中所述金属III-V半导体合金与漏极接触通孔结构相接触。21.根据权利要求20所述的单片三维存储器器件，其中所述金属III-V半导体合金包括III-V半导体材料与镍、金、锌、锗和其合金中的至少一个的合金。22.根据权利要求1所述的单片三维存储器器件，其中：所述单片三维存储器器件包括位于所述衬底之上的垂直NAND器件；所述导电层包括所述垂直NAND器件的分别的字线，或者电连接于所述垂直NAND器件的分别的字线；所述衬底包括硅衬底；所述垂直NAND器件包括位于所述硅衬底之上的单片三维NAND串的阵列；NAND串的三维阵列的第一级器件级中的至少一个存储器单元可以位于所述NAND串的三维阵列的第二级器件级中的另一个存储器单元之上；所述硅衬底包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动器电路；并且所述单片三维NAND串的阵列包括：多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应的一个；以及多个控制栅电极，所述多个控制栅电极具有实质上平行于所述衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一级器件级中的第一控制栅电极和位于所述第二级器件级中的第二控制栅电极。23.一种形成三维存储器器件的方法，包括：在衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体；穿过所述交替层的堆叠体...

【专利技术属性】
技术研发人员：P拉布金，J帕查穆图，J阿尔斯梅尔，东谷政昭，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US