包括小于沟道面积的活跃浮栅区面积的器件制造技术

一种包括漏极、沟道、浮栅和控制栅的器件。沟道围绕漏极并且具有沟道面积。浮栅包括具有活跃浮栅区面积的活跃浮栅区。控制栅经由控制电容耦合到活跃浮栅区，其中活跃浮栅区面积小于沟道面积。

【技术实现步骤摘要】
【国外来华专利技术】包括小于沟道面积的活跃淳栅区面积的器件
技术介绍
在喷墨打印头中，在N沟道金属氧化物半导体（NM0S)芯片中已经使用熔丝技术 (fuse technology)。在这些芯片中，选择性地燃烧烙丝来对位进行编程。然而，烙丝技术 和以该方式对熔丝进行编程具有缺点。熔丝相对大并且可以是不可靠的。并且，燃烧熔丝 可以在编程期间损害喷墨的孔口层（orifice layer)，并且，在熔丝燃烧完之后，来自熔丝的 金属碎屑可以被吸入墨水中并且引起在喷墨笔中的阻塞，导致不良质量的打印。 近年来，已经开发了电可编程只读存储器（EPROM)器件。这些EPROM器件包括没 有熔丝的行和列的传导性网格。代替地，存储器单元定位在每个行/列交叉处。每个存储 器单元包括晶体管结构和由薄的介电层彼此分离的两个栅极。栅极中的一个是浮栅并且另 一个是控制栅或者输入栅。在未编程的存储器单元中，浮栅没有电荷，其使得阈值电压是低 的。在已编程的存储器单元中，以电子对浮栅进行充电并且阈值电压较高。为对存储器单 元编程，编程电压(例如10到16伏特）被施加到控制栅和漏极。编程电压将受激的电子拖 到浮栅，由此增加阈值电压。具有较低阈值电压的存储器单元是一个逻辑值并且具有较高 阈值电压的存储器单元是另一逻辑值。 为读取EPR0M单元的状态，在EPR0M单元的串行路径上偏置行列选择晶体管。经 由行列选择晶体管读取指示EPR0M单元的逻辑值的EPR0M单元的电阻。较高的EPR0M电阻 减少信噪比并且改进可靠性。 出于这些和其他原因，存在针对本专利技术的需要。 【附图说明】 图1是图示了 EPR0M单元的一个示例的图。 图2是图示了在EPR0M芯片中的层的一个示例的图。 图3是图示了使用图2的EPR0M芯片的层的EPR0M单元的一个示例的图。 图4是图示了 EPR0M阵列的一个示例的图。 图5是图示了使用图2的EPR0M芯片的层的栅耦合的EPR0M单元的一个示例的图。 图6是图示了使用图2的EPR0M芯片的层的栅耦合的EPR0M单元的另一示例的图。 图7是图示了包括栅耦合EPR0M单元的EPR0M阵列的一个示例的图。 图8是图示了包括EPR0M单元的单独和并行寻址的系统的一个示例的图。 图9是图示了 EPR0M位的一个示例的图。 图10是图示了使用图2的EPR0M芯片的层的EPR0M单元的一个示例的顶视图。 图11A是图示了在EPR0M单元中的层和在EPR0M单元中的电容的一个示例的图。 图11B是图示了图11A的EPR0M单元的电容的图。 图12A是EPR0M单元的沿着图12B的线A-A的取得的横截面图。 图12B是图示了 EPR0M单元的一个示例的顶视图。 图13是图示了具有每个都小于沟道宽度的活跃浮栅宽度和活跃沟道宽度的 EPR0M单元的一个示例的顶视图。 图14A是图示了具有源极区、漏极区和沟道的衬底的一个示例的图。 图14B是图示了布置在沟道上的浮栅的一个示例的图。 图14C是图示了布置在浮栅、漏极区和源极区上的第二介电层的一个示例的图。 图14D是图示了蚀刻的第二介电层的一个示例的图。 图14E是图示了布置在第二介电层、浮栅、漏极区和源极区上的金属1层的一个示 例的图。 图14F是图示了在蚀刻金属1层来形成浮栅引线、漏极引线和源极引线之后的 EPROM单元的一个示例的图。 图15A是图示了未编程的EPROM单元的导通电阻的图。 图15B是图示了已编程的EPROM单元的导通电阻的图。 图16是图示了喷墨打印系统的一个示例的图。 【具体实施方式】 在下文详细的描述中，参考形成描述的一部分的附图，并且在附图中通过图示的 方式示出了在其中可以实现本专利技术的具体实施例。在这点上，参考描述的(一个或多个）图 的定向使用诸如顶、底、前、后、在前、在后等等的方向性术语。因为可以以多 个不同的定向定位实施例的部件，所以出于说明的目的并且绝不限制地使用方向性术语。 应理解在没有背离本专利技术的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑 改变。因此，下文详细的描述不应被视为有限制意义，并且本专利技术的范围由所附权利要求书 限定。应理解本文描述的各种实施例的特征可以彼此组合，除非特别指出。 图1是图示了 EPROM单元20的一个示例的图，所述EPROM单元20提供较高和可 调谐的导通电阻Ron以及增加的控制栅电容与浮栅电容比用于改进的EPR0M性能和在已编 程的导通电阻Ron中的较小的标准偏差。可以在诸如喷墨打印头系统的系统中使用诸如 EPR0M单元20的EPR0M单元。 EPR0M单元20包括具有源极24、漏极26和沟道28的半导体衬底22,其中沟道28 位于源极24和漏极26之间。浮栅30位于沟道28之上和也被称为控制栅32的输入栅32 位于浮栅30之上。源极24包括N+掺杂区并且漏极26包括N+掺杂区。沟道28是位于源 极24和漏极26的N+掺杂区之间的p掺杂区。 控制栅32经由也被称为控制电容的控制栅电容电容耦合到浮栅30,所述控制栅 电容包括位于控制栅32和浮栅30之间的介电材料34。在控制栅32处的电压经由控制电 容耦合到浮栅30。在浮栅30和在沟道28之上的衬底22之间布置另一层介电材料的层36。 沟道28围绕漏极26并且具有沟道面积和沟道长宽比。浮栅30包括具有活跃浮 栅区面积和活跃浮栅区长宽比的活跃浮栅区。在一个示例中，活跃浮栅区面积小于沟道面 积。在一个示例中，活跃浮栅区长宽比大于沟道长宽比。 为对EPR0M单元20编程，将高电压偏置施加到漏极26。在漏极26上的该高电压 偏置生成高能的热载流子或者电子。在控制栅32和漏极26之间的正电压偏置将这些 热电子中的某些拉到浮栅30上。随着电子被拉到浮栅30上，EPR0M单元20的阈值电压， 即使得沟道28传导电流需要的电压增加。如果足够的电子被拉到浮栅30上，则阈值电压 增加到指定的阈值电压之上的电平，并且EPR0M单元20在指定的阈值电压电平处基本上阻 塞电流，其将EPROM单元20的逻辑状态从一个逻辑值改变到另一逻辑值。因此，经由注入 到浮栅30上的热载流子对EPROM单元20编程。在正常操作中，传感器(未示出）被用于检 测EPROM单元20的状态。 图2是图示了在EPROM芯片70中的层的一个示例的图。在一个示例中，EPROM芯 片70包括诸如图1的EPR0M单元20的EPR0M单元。在一个示例中，在喷墨打印头中使用 EPR0M芯片70。在一个示例中，EPR0M芯片70是包括EPR0M的喷墨控制芯片。在一个示例 中，EPR0M芯片70是包括EPR0M的喷墨打印头管芯。 EPR0M芯片70包括半导体衬底72、氧化层74、多晶硅层76、第一介电层78、金属1 层80、第二介电层82和金属2层84。氧化层74布置在衬底72上，在衬底72和多晶硅层 76之间。第一介电层78布置在多晶娃层76上，在多晶娃层76和金属1层80之间。第二 介电层82布置在金属1层80上并且将金属1层80与金属2层84分离。金属1层80和 金属2层84提供诸如行线和本文档来自技高网...

【技术保护点】
一种器件，包括：漏极；沟道，其围绕漏极并且具有沟道面积；浮栅，其包括具有活跃浮栅区面积的活跃浮栅区；以及控制栅，其经由控制电容耦合到活跃浮栅区，其中活跃浮栅区面积小于沟道面积。

【技术特征摘要】
【国外来华专利技术】1. 一种器件，包括： 漏极； 沟道，其围绕漏极并且具有沟道面积； 浮栅，其包括具有活跃浮栅区面积的活跃浮栅区；以及 控制栅，其经由控制电容耦合到活跃浮栅区，其中活跃浮栅区面积小于沟道面积。2. 如权利要求1所述的器件，其中浮栅包括至少一个不活跃浮栅区。3. 如权利要求1所述的器件，其中浮栅具有浮栅电容，并且活跃浮栅区具有活跃浮栅 区电容，并且控制电容与活跃浮栅区电容的比大于控制电容与浮栅电容的比。4. 如权利要求1所述的器件，其中沟道具有沟道长宽比，并且活跃浮栅区具有大于沟 道长宽比的活跃浮栅区长宽比。5. 如权利要求1所述的器件，其中沟道具有沟道长宽比并且沟道包括具有大于沟道 长宽比的活跃沟道区长宽比的活跃沟道区。6. 如权利要求1所述的器件，其中沟道包括具有大于沟道面积的活跃沟道区面积的 活跃沟道区。7. -种集成电路，包括： 漏极； 沟道，其围绕漏极并且具有沟道长宽比； 浮栅，其包括具有活跃浮栅区长宽比的活跃浮栅区；以及 控制栅，其经由控制电容耦合到活跃浮栅区，其中活跃浮栅区长宽比大于沟道长宽比。8. 如权利要求7所述的集成电路，其中沟道具有沟道面积，并且活跃浮栅区具有小于 沟道面积的活跃浮栅区面积。9. 如权利要求7所述的集成电路，其中控制电容与活跃浮栅区电容的比大于控制电 ...

【专利技术属性】
技术研发人员：N葛，AL格霍泽尔，CS霍，T本杰明，
申请(专利权)人：惠普发展公司，有限责任合伙企业，
类型：发明
国别省市：美国;US