浮栅器件及其方法技术

一种非易失性浮栅器件和方法，包括相对于热处理而设置或保持阈值电压特性。关于不同实施例，浮栅器件包括其中具有杂质的多晶硅材料。杂质与多晶硅材料相互作用以在热处理期间抵制多晶硅材料的晶粒尺寸的变化，并且相对于阈值电压而设置浮栅器件电荷存储特性。

【技术实现步骤摘要】

本专利技术的各种实施例方面涉及浮栅器件，在特定实施例中，涉及采用浮栅的非易失性器件。
技术介绍
对于多种应用，浮栅用于多种半导体器件中。例如，很多半导体存储器件采用具有浮栅的存储单元，所述浮栅由诸如多晶硅之类的材料制成。这些非易失性存储单元通过在浮栅上存储电荷来存储信息。存储在浮栅上的电荷改变存储单元的阈值电压(Vt)，阈值电压(Vt)控制和/或确定在指定的读取电压下电流是否会流动。通过在浮栅上存储电荷来设置阈值电压，阈值电压可以用于控制电流的流动，从而控制器件的可读状态。为了在浮栅存储单元中的低存储状态和高存储状态(例如，可应用于逻辑值“0” 和“1”，或者反之)之间进行区分，重要的是每个状态的阈值电压相隔足够远，以至于这些阈值电压之间的读取电压可以用于正确地读出单元的状态。例如，如果状态“0”和“1”中的每个状态的阈值电压太近，则很难在两个状态之间选择出不对浮栅的能力造成负面影响的读出电压以保持正确的状态。相应地，低存储状态的电压电平的最大值与高存储状态的电压电平的最小值之间的距离对存储单元的操作的鲁棒性有影响。很难以相关的阈值电压电平来实现这些高存储状态和低存储状态以准确地存储存储状态和提供期望的读取电压。这些和其它问题对非易失性器件(包括采用浮栅的非易失性器件)的制造和实现提出了挑战。
技术实现思路
各种示例实施例涉及非易失性器件，如，采用浮栅的非易失性器件。根据示例实施例，如下形成浮栅存储器件。栅叠层(gate stack)被形成为包括多晶硅浮栅以及通过栅间电介质(inter-gate dielectric)与浮栅隔开的控制栅。栅叠层被配置为在多晶硅浮栅中存储电荷以设置存储单元的阈值电压特性。将杂质注入(implant) 多晶硅浮栅的多晶结构中，以在浮栅的热处理(例如，作为栅叠层形成的一部分)期间，与多晶结构相互作用并减弱热感生的多晶结构晶粒尺寸(grain size)增长。在热处理之后， 杂质用于保持阈值电压特性，这适用于整个栅叠层。根据另一示例实施例，浮栅器件包括具有沟道区的衬底，在沟道区上方形成浮栅， 浮栅通过浮栅电介质材料与衬底隔开。浮栅包括多晶硅材料和杂质，杂质被配置为与多晶硅材料相互作用以抵制热感生的多晶硅材料晶粒尺寸变化。控制栅在浮栅上方，并且通过控制栅电介质与浮栅隔开。另一示例实施例涉及浮栅叠层，所述浮栅叠层具有控制栅、具有杂质的多晶硅浮栅、以及栅间电介质。浮栅被配置为存储电荷以设置存储单元的阈值电压特性，杂质(例如，注入多晶硅浮栅的多晶结构中的杂质)与多晶结构相互作用，以减弱热感生的多晶结构晶粒尺寸增长和保持栅叠层的阈值电压特性。以上的讨论/概要并非旨在描述本公开的每个实施例或每个实现。下文的附图和详细描述也例示各种实施例。附图说明通过接合附图来考虑以下详细描述，可以更全面地理解各个示例实施例，附图中图1示出了根据本专利技术示例实施例的浮栅器件；图2示出了根据本专利技术另一示例实施例的浮栅层的截面，在浮栅层中注入杂质以抵制/减弱晶粒尺寸的增长；图3示出了根据本专利技术其他示例实施例的浮栅存储器件的阈值电压范围的曲线图；以及图4示出了根据本专利技术另一示例实施例的制造浮栅器件的方法的流程图。 具体实施例方式虽然本专利技术可修改为各种修改和备选形式，但是在附图中以示例的方式示出了修改和备选形式的特例，并且将更详细地描述这些特例。然而，应该理解的是，本专利技术不限于所描述的特定实施例。相反，本专利技术覆盖本专利技术范围内的所有修改、等同和替换形式，本专利技术包括权利要求所限定的方面。本专利技术的方面可应用于多种不同类型的非易失性器件、浮栅器件和相关电路。虽然本专利技术不限于此，但是通过以此论述示例可以理解本专利技术的各个方面。根据示例实施例，控制浮栅的晶粒尺寸，以减弱或阻止浮栅和使用了浮栅的器件的阈值电压操作的变化，其中所述阈值电压操作的变化与晶粒尺寸有关。通过将诸如碳基、 氮基、氧基或IV族基材料(例如，碳、锗和/或硅)之类的杂质材料注入浮栅中，来减弱晶粒尺寸的增长。可以在形成浮栅之后以及在随后的热处理之前和/或期间，实施注入，所述热处理可以使浮栅的晶粒尺寸增大。例如，这个方法可以用于减弱浮栅非易失性器件的与热处理有关的阈值电压变化。根据更具体的示例实施例，使用碳基注入来限制或防止在热处理期间浮栅晶粒尺寸的增大，从而在热处理的结束时，与没有碳基注入的情况下实现的热处理相比，浮栅具有更小的最终晶粒尺寸。可以使用该方法来减弱浮栅的结果阈值操作的变化，从而减弱使用该浮栅的存储单元的结果阈值操作的变化。例如，可以使用碳基注入来在热条件下实质上限制晶粒尺寸增大(例如，增大到初始晶粒尺寸的大约10%、20%或30%以内)，其中， 在没有注入的情况下，所述热条件会实现比这些值大的多晶硅晶粒尺寸增长(例如，是初始晶粒尺寸的两倍或三倍)。在这些情况下，例如，热处理可以包括表现出更高温度预算 (elevated temperaturebudget)的各种处理(如，沉积氧-氮-氧层作为多晶硅层间电介质(interpolydielectric)，以及侧壁氧化(sidewall oxidation)步骤)，以隔离浮栅。相似地，例如，晶粒尺寸的非实质性增大归因于根据应用，晶粒尺寸的增长小于初始晶粒尺寸的 20%、10%或 5%。浮栅可以包括多种材料的一种或多种，并且相应的注入是可以根据材料类型和应用来调整的。在一些实现中，将碳基物质(carbon-basedspecies)注入用作浮栅的多晶硅中，其中，在随后的热处理之前，通过沉积或其它工艺来设置晶粒尺寸。可以使用大约^eV 和50keV之间的能量以大约lel3和lel6之间的剂量来注入碳基物质。可以使用多种类型的电路和器件来实现如这里所讨论的浮栅结构。例如，如下面所要进一步讨论的，浮栅器件可以与非易失性存储器一起使用。示例性存储器件包括 EPROM、EEPROM和闪存器件。其它器件包括使用或得益于电荷存储特性的数模转换器、模拟器件以及绝缘栅器件。对于存储器件，不同实施例涉及多级存储单元，该多级存储单元在相同的单元中存储多个比特，其中，使用注入方法来获得紧凑的(tight)阈值电压分布。 对于与存储单元有关的一般信息，以及对于与一个或多个实施例所涉及的应用有关的特定信息，可以参考 Nitta 等人的 “ThreeBits Per Cell Floating Gate NAND Flash Memory Technology for 30nm andbeyond，” IRPS，p. 307-31(^2009)，其在此一并作为参考。其它实施例涉及通过限制不同存储单元的电行为的失配(例如，由于改变浮栅晶粒尺寸而引起的)，使用注入来减弱阈值电压的变化。对于与存储器件有关的一般信息， 以及对于与晶粒尺寸的减弱及其应用有关的特定信息，可以参考Muramatsu等人的“The solution of overeraseproblem controlling poly-Si grain size-Modified scaling principles for Flashmemory,” IEDM Tech. Dig, p. 847 ；Thesis H. P. Tuinhout, ISBN 90 74445 70本文档来自技高网...

【技术保护点】
１．一种浮栅器件，包括：衬底，具有沟道区；浮栅电介质材料，在沟道区上方；浮栅，在浮栅电介质材料上，并且包括：多晶硅材料，以及杂质，在多晶硅材料中，并且被配置为与多晶硅材料相互作用以抵制实质上热感生的多晶硅材料晶粒尺寸变化；控制栅电介质，在浮栅上；以及控制栅，在控制栅电介质上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：汉德瑞克斯·艾伯特·范德瓦吉特，吉多·约瑟夫·玛丽安·多曼斯，约翰·迪克·波特，陶国桥，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL