本发明专利技术公开了用于将高迁移率应变沟道并入到鳍式晶体管(例如，诸如双栅极、三栅极等的FinFET)中的技术，其中将应力材料包覆到所述鳍状物的沟道区域上。在一个示例性实施例中，将硅锗(SiGe)包覆到硅鳍状物上以提供要求的应力，尽管也可以利用其它鳍状物和包覆材料。所述技术与典型的工艺流程兼容，并且包覆沉积可以发生在工艺流程内的多个位置处。在一些情况下，利用在所述沟道中压缩所述鳍状物和包覆层的源极/漏极压力源可以增强来自所述包覆层的内部应力。在一些情况下，可以提供可选的盖层以改进栅极电介质/半导体界面。在一个这种实施例中，在SiGe包覆层之上提供硅以改进栅极电介质/半导体界面。
【技术实现步骤摘要】
【国外来华专利技术】用于鳍式晶体管的高迁移率应变沟道
技术介绍
FinFET是围绕半导体材料的薄带（通常被称为鳍状物）构造的晶体管。晶体管包 括标准场效应晶体管（FET)节点，所述节点包括栅极、栅极电介质、源极区和漏极区。器件 的导电沟道存在于栅极电介质下方的鳍状物的外侧。具体地，电流沿着鳍状物的两个侧壁 (与衬底表面垂直的侧）流动或者在鳍状物的两个侧壁内流动，以及沿着鳍状物的顶部（与 衬底表面平行的侧）流动。由于这种配置的导电沟道实质上沿着鳍状物的三个不同的外部 平面区存在，所以这种FinFET设计有时也被称为三栅极FinFET。其它类型的FinFET配置 也是可用的，例如所谓的双栅极FinFET，其中导电沟道主要仅沿着鳍状物的两个侧壁（而 不沿着鳍状物的顶部）存在。存在与制作这种鳍式晶体管相关联的许多有意义的问题。 【附图说明】 图1至7和9至12示出了根据本专利技术的实施例的用于形成鳍式晶体管结构的方 法。 图8a_8d示出了根据本专利技术的另一个实施例的图1至7和9至12中所示的方法 的一部分。 图13a-13d示出了根据本专利技术的另一个实施例的图1至7和9至12中所示的方 法的一部分。 图14a_14d各自示出了根据本专利技术的其它实施例的产生的鳍式晶体管结构。 图15示出了利用根据本专利技术的实施例进行配置的一个或多个集成电路结构来实 施的计算系统。 【具体实施方式】 公开了用于将高迁移率应变沟道并入到鳍式晶体管（例如，诸如双栅极、三栅极 等的FinFET)中的技术，其中将应力材料包覆到鳍状物的沟道区域上。在一个示例性实施 例中，将硅锗（SiGe)包覆到硅鳍状物上以提供要求的应力，尽管也可以使用其它鳍状物和 包覆材料。所示技术与典型工艺流程兼容，并且包覆沉积可以发生在工艺流程内的多个位 置处。在一些情况下，利用在沟道中压缩鳍状物和包覆层的源极/漏极压力源可以增强来 自包覆层的内部应力。在一些情况下，可以提供可选的盖层以改进栅极电介质/半导体界 面。在一个这种实施例中，硅设置在SiGe包覆层之上以改进栅极电介质/半导体界面。根 据本公开内容，许多变型和实施例将变得显而易见。 概沭 如前所述，存在与制作FinFET相关联的许多有意义的问题。例如，现今已经利用 源极/漏极SiGe压力源设计制造了很多代的高迁移率PMOS沟道。然而，源极/漏极SiGe 压力源取决于间距，因此对于较小栅极间距，源极/漏极SiGe压力源中的相同锗浓度下的 应力降低。应力的这种减小有效地限制了进一步改进沟道迁移率的能力，并且进一步限制 了继续缩放到更小的间距。 因此，并且根据本专利技术的实施例，通过在硅沟道上沉积SiGe包覆层来将应力构造 到硅沟道中。SiGe包覆工艺可以发生在流程中的各个时间，包括在鳍状物形成期间的沟槽 蚀刻之后、在使浅沟槽隔离（STI)材料凹陷以暴露鳍状物之后、以及在去除牺牲栅极堆叠 体之后（假设为替换金属栅极流程）。在这个意义上，包覆沉积工艺和总体工艺流程是高度 兼容的。选择性和非选择性工艺布线均可以用于形成包覆层。在一些实施例中，可以利用 在沟道区域中压缩硅鳍状物和SiGe包覆层的SiGe源极/漏极压力源来增强来自硅鳍状物 上的沉积的SiGe包覆层的内部应力。在一些这种实施例中，SiGe包覆层可以具有例如在 10-70 %范围内的锗浓度。在一些这种实施例中，例如选择性或非选择性硅的可选盖层可以 设置在SiGe包覆层之上以改进半导体沟道与栅极电介质层（其可以例如是高k电介质） 之间的界面。 一旦形成了鳍状物并且SiGe包覆层已经设置在沟道区域中（其可以发生在工艺 期间的一个或多个时间处），可以执行FinFET晶体管工艺流程以制作例如高k金属栅极晶 体管。任何数量的晶体管类型和/或形成工艺流程可以受益于本文中所提供的沟道应变 技术，所述晶体管类型和/或形成工艺流程例如η沟道金属氧化物半导体（NMOS)晶体管、 ρ沟道MOS (PMOS)晶体管、或同一流程内的PMOS和NMOS晶体管二者，无论被配置有薄栅极 还是厚栅极，并且无论被配置有任何数量的几何形状。如将领会的，压缩应变SiGe对PMOS 器件尤其具有吸引力，无论是单独的PMOS器件还是与诸如硅NMOS器件之类的NMOS器件结 合。例如，本文中所提供的技术可以用于一起制作SiGe PMOS鳍状物和硅NMOS鳍状物。同 样，如根据本公开内容将显而易见的，许多材料系统可以受益于本文中所描述的技术，并且 所要求保护的专利技术并不是要限制于任何特定的一个材料系统或材料系统的集合。相反，可 以在内部沟道应变有用的任何地方采用所述技术。 所述技术可以体现为例如任何数量的集成电路，例如存储器、处理器、利用晶体管 制作的其它这种设备和其它有源结半导体器件，并且可以体现为适合于在制作集成电路的 工厂中进行实践的方法。本文中所描述的技术的使用表现在结构方式上。例如，相较于传 统鳍式晶体管，根据实施例形成的晶体管的截面图像，例如利用透射电子显微镜（TEM)提 供的图像展示出鳍状物的沟道部分上的包覆层。 根据本公开内容，将高迁移率应变SiGe沟道并入到硅鳍状物上的变型将变得显 而易见。例如，另一个实施例可以将高迁移率应变锗沟道并入到硅鳍状物上，并且另一个实 施例可以将高迁移率应变锗沟道并入到SiGe鳍状物上。此外要注意，鳍状物可以由衬底产 生（并且因此与衬底的材料相同）或者可以在衬底上形成鳍状物。一个这种示例性实施例 将高迁移率应变锗沟道并入到硅衬底上形成的SiGe鳍状物上。在其它实施例中，注意，包 覆层可以在鳍状物的顶部和两侧上（三栅极FinFET)，或者可以仅在鳍状物的两侧上（双栅 极 FinFET) 鰭状物结构 图1至7和9至12示出了根据本专利技术的实施例的用于形成鳍式晶体管结构的方 法。如将领会的，图1至7中所示的视图中的每个视图是穿过沟道区并且与鳍状物垂直截 取的截面侧视图，并且图9至12中所示的视图中的每个视图是穿过沟道区并且与鳍状物平 行截取的截面侧视图。图8a-d展示了根据另一个实施例的并且将会依次论述的替代的方 法。 图1中可以看到，提供了衬底。此处可以使用任何数量的适合的衬底，包括体衬 底、绝缘体衬底上半导体（Χ0Ι，其中X是诸如Si、Ge或富Ge的Si之类的半导体材料）、以 及多层结构，并且尤其是在后续栅极图案化工艺之前形成鳍状物的那些衬底。在一种特定 的示例性情况下，衬底是体硅衬底。在另一种示例性情况下，衬底是绝缘体上硅（SOI)衬 底。在另一种示例性情况下，衬底是体SiGe衬底。在另一种示例性情况下，衬底是在硅层 上具有SiGe层的多层衬底。在另一种示例性情况下，衬底是绝缘体上SiGe(SiGeOI)的衬 底。如将显而易见的，可以使用任何数量的配置。 图1进一步示出了衬底上的图案化的硬掩模，其可以通过利用标准光刻技术来执 行，标准光刻技术包括硬掩模材料（例如，二氧化娃、氮化娃、和/或其它适合的硬掩模材 料）的沉积、使暂时保留以保护将成为鳍状物的衬底的下层区的硬掩模的一部分上的抗蚀 剂图案化、蚀刻以去除硬掩模的未掩蔽（无抗蚀剂）部分（例如，使用干法蚀刻、或其它适 合的硬掩模去除工艺）、并且然后剥除经图案本文档来自技高网...
【技术保护点】
一种半导体器件，包括：衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区以及与所述沟道区相邻的相应的源极/漏极区；在所述鳍状物的所述沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层；所述包覆层之上的栅极电介质层；所述栅极电介质层上的栅极电极；以及所述源极/漏极区中的每个源极/漏极区中的源极/漏极材料。
【技术特征摘要】
【国外来华专利技术】2012.07.27 US 13/560,4741. 一种半导体器件，包括： 衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区以及与所述沟道区相邻 的相应的源极/漏极区； 在所述鳍状物的所述沟道区的一个或多个表面上的锗或硅锗（SiGe)的包覆层； 所述包覆层之上的栅极电介质层； 所述栅极电介质层上的栅极电极；以及 所述源极/漏极区中的每个源极/漏极区中的源极/漏极材料。2. 根据权利要求1所述的半导体器件，还包括所述包覆层与所述栅极电介质层之间的 盖层。3. 根据权利要求2所述的半导体器件，其中，所述盖层包括硅。4. 根据权利要求1所述的半导体器件，其中，所述源极/漏极材料是SiGe。5. 根据权利要求1所述的半导体器件，其中，所述鳍状物是硅或SiGe。6. 根据权利要求1所述的半导体器件，其中，所述包覆层和所述鳍状物的至少其中之 一包括10% -90%的锗。7. 根据权利要求1所述的半导体器件，其中，所述衬底包括第一材料并且所述鳍状物 包括与所述第一材料不同的第二材料。8. 根据权利要求1所述的半导体器件，其中，所述衬底包括硅层，并且所述鳍状物是 SiGe，并且所述包覆层是锗。9. 根据权利要求1所述的半导体器件，其中，所述包覆层覆盖所述鳍状物的侧部和顶 部。10. -种移动计算设备，其包括根据权利要求1至9中的任一项所述的半导体器件。11. 一种半导体器件，包括： 衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区以及与所述沟道区相邻 的相应的源极/漏极区，其中，所述鳍状物是硅或硅锗（SiGe); 在所述鳍状物的所述沟道区的一个或多个表面上的锗或SiGe的包覆层； 所述包覆层上的盖层，其中，所述盖层包括硅； 所述盖层上的栅极电介质层； 所述栅极电介质层上的栅极电极；以及 所述源极/漏极区中的每个源极/漏极区中的源极/漏极材料，其中，所述源极/漏极 材料是SiGe。12. 根据权利要求11所述的半导体器件，其中，所述包覆层和所述鳍状物的至少其中 之一包括10% -90%...
【专利技术属性】
技术研发人员：S·M·塞亚，A·S·默西，G·A·格拉斯，D·B·奥贝蒂内，T·加尼，J·T·卡瓦列罗斯，R·科特利尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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