三维半导体器件及其制造方法技术

本发明专利技术公开了一种三维半导体器件，包括多个存储单元和多个选择晶体管，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极堆叠结构，沿着所述沟道层的侧壁交替层叠；多个浮栅，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的所述衬底中。依照本发明专利技术的三维半导体器件及其制造方法，在垂直沟道侧壁植入浮栅，通过栅电极与浮栅之间的耦合控制垂直沟道侧壁上感应生成的源漏区的开启，有效提高了源漏区的感应效率和强度，减小了存储单元的源漏电阻，从而提高了存储阵列的读取电流和读取速度。

【技术实现步骤摘要】
三维半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体器件及其制造方法。
技术介绍
为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。具体地，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。随着器件尺寸进一步缩减至例如22nm、乃至10nm节点，多晶硅等材料构成的沟道区电阻显著上升，通过在栅极施加电压以在沟道区感应形成源漏区的方法和器件结构面临着感应效率降低、感应强度减小、串联电阻上升的问题，直接影响了存储阵列的读取电流和读取速度。在极端情形下，远离存储单元读取节点(例如堆叠结构顶部的位线BL或者衬底中源区金属硅化物)处的电势可能不足以在沟道区感应生成源漏区，由此导致整个存储单元失效，数据无法读取。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种创新性三维半导体器件及其制造方法。为此，本专利技术一方面提供了一种三维半导体器件，包括多个存储单元和多个选择晶体管，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极堆叠结构，沿着所述沟道层的侧壁交替层叠；多个浮栅，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的所述衬底中。其中，所述沟道层的材质包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合。其中，所述沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。其中，所述多个层间绝缘层的材质包括氧化硅、氮化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、氮化铝及其组合。其中，所述多个栅极堆叠结构的每一个包括栅极介质层与栅极导电层。其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。其中，所述隧穿层包括SiO2、高k材料及其组合的单层或多层结构；其中高k材料包括但不限于选自SiN、AlN、TiN及其组合的氮化物，选自MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3及其组合的金属氧化物，氮氧化物、选自PZT、BST及其组合的钙钛矿相氧化物。其中，所述存储层包括具有电荷俘获能力的介质材料的单层或多层结构，所述介质材料选自SiN、HfO、ZrO及其组合。其中，所述阻挡层的包括选自氧化硅、氧化铝、氧化铪及其组合的介质材料的单层或多层结构。其中，所述栅极导电层包括导电材料的单层或多层结构，所述导电材料包括多晶硅、多晶锗硅、或金属、或所述金属的合金、或所述金属的氮化物，其中所述金属包括选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合的金属。其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层，所述氮化物为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合，x、y均大于等于0且小于等于1。其中，所述多个浮栅包括浮栅材料层的单层或多层结构；所述浮栅材料层的材质包括选自单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合的半导体材料，或者包括选自金属、所述金属的氮化物、所述金属的硅化物的导电材料，其中所述金属选自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合，或者包括选自SiN、HfO、ZrO及其组合的具有电荷俘获能力的介质材料。其中，所述多个浮栅的每一个与所述沟道层和/或所述栅极堆叠结构之间还具有浮栅隔离层。其中，所述多个源极的每一个顶部包含金属硅化物。其中，所述多个选择晶体管包括或者不包括浮栅。本专利技术另一方面提供了一种三维半导体器件的制造方法，包括步骤：在存储单元区的衬底上形成第一材料层与第二材料层的堆叠结构；刻蚀所述堆叠结构形成多个孔槽；选择性刻蚀在所述多个孔槽的侧壁、在所述第一或第二材料层中形成多个凹槽；在所述多个凹槽中形成多个浮栅以及多个浮栅隔离层。其中，所述第一、第二材料层选自以下材料之一或其组合：氧化硅、氮化硅、多晶硅、非晶硅、微晶硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、氮化铝、金属、金属合金、金属氮化物。其中，所述多个浮栅包括浮栅材料层的单层或多层结构；所述浮栅材料层的材质包括选自单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合的半导体材料，或者包括选自金属、所述金属的氮化物、所述金属的硅化物的导电材料，其中所述金属选自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合，或者包括选自SiN、HfO、ZrO及其组合的具有电荷俘获能力的介质材料。其中，在形成所述多个浮栅之前和/或之后形成所述浮栅隔离层。其中，通过在所述多个浮栅侧壁和/或底部执行沉积工艺、或者对所述多个浮栅执行氧化或氮化工艺形成所述浮栅隔离层。其中，所述第一、第二材料层为具有不同刻蚀选择性的绝缘材质。形成所述多个浮栅之后进一步包括：在所述多个孔槽中形成多个沟道层；填充所述多个沟道层顶部形成多个漏极；选择性刻蚀去除其中未形成所述多个凹槽或多个浮栅的第一或第二材料层，留下横向的沟槽；在所述横向的沟槽中形成栅极介质层与栅极导电层的栅极堆叠结构；在所述衬底中形成源极。其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。其中，本文档来自技高网...

【技术保护点】
一种三维半导体器件，包括多个存储单元和多个选择晶体管，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极堆叠结构，沿着所述沟道层的侧壁交替层叠；多个浮栅，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的所述衬底中。

【技术特征摘要】
1.一种三维半导体器件，包括多个存储单元和多个选择晶体管，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极堆叠结构，沿着所述沟道层的侧壁交替层叠；多个浮栅，水平地位于所述多个层间绝缘层与所述沟道层的侧壁之间，并且垂直地位于所述多个栅极堆叠结构之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的所述衬底中。2.如权利要求1所述的三维半导体器件，其中，所述沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。3.如权利要求1所述的三维半导体器件，其中，所述多个栅极堆叠结构的每一个包括栅极介质层与栅极导电层。4.如权利要求3所述的三维半导体器件，其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。5.如权利要求3所述的三维半导体器件，其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。6.如权利要求1所述的三维半导体器件，其中，所述多个浮栅包括浮栅材料层的单层或多层结构；所述浮栅材料层的材质包括半导体材料，或者导电材料，或者包括具有电荷俘获能力的介质材料。7.如权利要求1所述的三维半导体器件，其中，所述多个浮栅的每一个与所述沟道层和/或所述栅极堆叠结构之间还具有浮栅隔离层。8.如权利要求1所述的三维半导体器件，其中，所述多个源极的每一个顶部包含金属硅化物。9.如权利要求1所述的三维半导体器件，其中，所述多个选择晶体管包括或者不包括浮栅。10.一种三维半导体器件的制造方法，包括步骤：在存储单元区的衬底上形成第一材料层与第二材料层的堆叠结构；刻蚀所述堆叠结构形成多个孔槽；选择性刻蚀在所述多个孔槽的侧壁、在所述第二材料层中形成水平地侧向分布的多个凹槽；在所述多个凹槽中形成多个浮栅以及多个浮栅隔离层，所述多个浮栅水平地位于第二材料层中的凹槽的侧壁，并且垂直地位于第一材料层之间。11.如权利要求10所述的三维半导体...

【专利技术属性】
技术研发人员：霍宗亮，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11