集成电路及操作具有非挥发性存储器的集成电路的方法技术

本发明专利技术涉及一种集成电路及操作具有非挥发性存储器的集成电路的方法，其中，提供集成电路及用于制造集成电路的方法。在示范具体实施例中，集成电路包含掺杂第一导电性决定杂质的半导体基板。该半导体基板中已形成：第一阱，掺杂与该第一导电性决定杂质不同的第二导电性决定杂质；第二阱，形成于该第一阱内以及掺杂该第一导电性决定杂质；以及第三阱，与该第一及该第二阱隔开以及掺杂该第一导电性决定杂质。该集成电路进一步包括浮动栅极结构，形成于该半导体基板上方。该浮动栅极结构包括：第一栅极组件，配置于该第二阱上方以及用介电层与该第二阱分离；第二栅极组件，配置于该第三阱上方以及用该介电层与该第三阱分离；以及传导连接件。

【技术实现步骤摘要】
集成电路及操作具有非挥发性存储器的集成电路的方法
本揭示内容大致涉及集成电路及操作集成电路的方法。更特别的是，本揭示内容涉及集成电路及操作具有非挥发性存储器装置(例如，闪存装置)的集成电路的方法。
技术介绍
非挥发性固态读/写存储器装置如今在许多电子系统中很常见，特别是可携式电子装置及系统。实现非挥发性固态存储器装置的常见技术，更特别的是，用于实现电子可抹除可程序化存储器装置的技术，利用“浮动栅极”晶体管来储存资料状态。根据这个传统技术，记忆格(memorycell)晶体管的“程序化”藉由偏压它使得电子穿隧通过薄电介质膜至电性隔离晶体管栅极组件。相较于没有电子困在浮动栅极上的临界电压，困在浮动栅极上的电子会升高(n型信道装置的)记忆格晶体管的表观临界电压(apparentthresholdvoltage)。在正常晶体管偏压条件下，不同的源极-漏极导通使得此一差异显而易见。现代非挥发性存储器装置“可抹除”因为可偏压记忆格晶体管以再度用穿隧机构来移除浮动栅极的电子。通常用这种非挥发性存储器阵列来实现“快闪”存储器装置，其中，同时应用抹除操作于大量(“一大批(block)”)的记忆格。根据一种方法，用有两个多晶硅栅极电极的金属氧化物半导体(MOS)晶体管来实现非挥发性记忆格。控制栅极电极经电性连接成可提供与集成电路中的其它电路的电性连接，以及配置浮动栅极于存储器晶体管的控制栅极电极与信道区之间。在此习知构造中，在相对于存储器晶体管的源极和漏极区施加高程序化电压至控制栅极(其电容耦合至浮动栅极)时，电子穿隧至浮动栅极。由于现代闪存的方便及效率，现今在较大规模集成电路(例如，现代复杂微处理器、数字讯号处理器及其它大型逻辑电路)内嵌入闪存是可取及常见的。此种嵌入存储器可用作储存可由处理器执行的软件例程的非挥发性程序存储器，以及也用作非挥发性资料储存所(storage)。规模较小的快闪记忆格可用来实现可组配成较大型逻辑电路以及也用来在电子测量后“修整”模拟位准的控制缓存器。用来整合闪存于较大规模集成电路的最新方法通常利用附加栅极氧化物层与双层多晶硅架构来得到非挥发性记忆格。除了制造双层架构的必要工艺步骤以外，此双层多晶硅架构明显增加集成电路设计的复杂度。就许多应用而言，使用双层架构是没有时间或成本效益的，例如小批量(small-batch)集成电路制造作业。因此，最好提供集成电路及用于制造具有改良非挥发性存储器装置的集成电路的方法。此外，最好提供集成电路及用于制造不需要双层多晶硅架构的集成电路的方法。此外，阅读以下结合附图的【实施方式】及【权利要求书】的详细说明和以上
及
技术介绍
可明白其它的合意特征及特性。
技术实现思路
提供集成电路及操作集成电路的方法。在示范具体实施例中，集成电路包含掺杂第一导电性决定杂质(firstconductivity-determiningimpurity)的半导体基板。该半导体基板中已形成：第一阱，其掺杂与该第一导电性决定杂质不同的第二导电性决定杂质；第二阱，其形成于该第一阱内以及掺杂该第一导电性决定杂质；以及第三阱，其与该第一及该第二阱隔开以及掺杂该第一导电性决定杂质。该集成电路进一步包括浮动栅极结构，其形成于该半导体基板上方。该浮动栅极结构包括：第一栅极组件，其配置于该第二阱上方以及用介电层与该第二阱分离；第二栅极组件，其配置于该第三阱上方以及用该介电层与该第三阱分离；以及电性连接该第一及该第二栅极组件的传导连接件。此外，该集成电路包括：配置于该第二阱中以及掺杂该第二导电性决定杂质的源极和漏极区，所述源极和漏极区有形成至彼等的传导接触件；由至该第一及该第二阱的电性接触件形成的第一端子；以及由至该第三阱的电性接触件形成的第二端子。在另一具体实施例中，集成电路包括绝缘体上覆硅半导体基板，其包含半导体层与配置于该半导体层下面的下绝缘层。该半导体层中已形成：第一阱，其掺杂第一导电性决定杂质；源极和漏极区，其经配置成与该第一阱毗邻以及掺杂与该第一导电性决定杂质不同的第二导电性决定杂质；第二阱，其用绝缘沟槽与该第一阱隔开以及掺杂该第一导电性决定杂质；以及形成于该第二阱内的多个重度掺杂区。该集成电路进一步包括浮动栅极结构，其形成于该半导体基板上方。该浮动栅极结构包括：第一栅极组件，其配置于该第一阱上方以及用介电层与该第一阱分离；第二栅极组件，其配置于该第二阱上方以及用该介电层与该第二阱分离；以及传导连接件，其电性连接该第一及该第二栅极组件。此外，该集成电路包括由至该第一阱的电性接触件形成的第一端子，以及由至该第二阱的电性接触件形成的第二端子。在又一示范具体实施例中，操作集成电路的方法包括下列步骤：选择写入程序、抹除程序及读取程序的其中一者。如果选择该写入程序，该方法进一步包括下列步骤：施加约15伏特至约30伏特的电压至该第二端子。如果选择该抹除程序，该方法进一步包括下列步骤：施加约15伏特至约30伏特的电压至该第一端子。如果选择该读取程序，该方法进一步包括下列步骤：施加约1伏特至约5伏特的电压至该漏极，以及确定该源极与该漏极之间是否导通电流。附图说明以下用附图描述本揭示内容的具体实施例，其中，类似的组件用相同的组件符号表示，且其中，图1为根据本揭示内容的一个具体实施例图标有线路图叠加于其上的非挥发性记忆格的横截面图；图2为图1的非挥发性记忆格的平面图；以及图3为根据本揭示内容的另一具体实施例图标有线路图叠加于其上的非挥发性记忆格的横截面图。符号说明12浮动栅极晶体管14穿隧电容器16控制电容器20电介质膜100示范非挥发性记忆格101块硅基板111隔离阱112、113阱区115三阱结构121至125高浓度掺杂区121、122源极和漏极区123高浓度阱区123p型扩散区124、125高浓度区126至129高浓度掺杂区131栅极组件132浮动栅极组件/多晶硅组件133介电层135传导连接件141至145传导接触件141源极端子142漏极端子146至149端子/接触件200非挥发性记忆格201承载硅层202下绝缘层203沟槽绝缘层211、212阱221、222源极和漏极区223至225掺杂区231、232浮动栅极结构231、232多晶硅浮动栅极组件233薄绝缘层241、242接触件244至246接触件。具体实施方式以下的实施方式在本质上只是用来示范说明而非旨在限制如本专利技术权利要求书所述的集成电路或制造集成电路的方法。此外，希望不受
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技术介绍
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技术实现思路
或以下【实施方式】之中所明示或暗示的理论约束。此时请参考图1及图2，其根据本揭示内容的一个具体实施例图标例示非挥发性记忆格100。在此实施例中，记忆格100包含以下功能单元：浮动栅极晶体管12、穿隧电容器(tunnelingcapacitor)14及控制电容器(controlcapacitor)16。浮动栅极晶体管12通常为有源极端子141及漏极端子142的n型信道MOS晶体管。晶体管12的“浮动”栅极组件132为由例如多晶硅形成的电性隔离(用可为氧化硅层的介电层133)传导结构。在此实施例中，晶体管12经构造成，如果没有电子困在浮动栅极组件132上，则为空乏模式装置(也就是，临界电压<0)。另一方面，浮本文档来自技高网...

【技术保护点】
一种集成电路，包含：半导体基板，掺杂第一导电性决定杂质，其中，已形成：第一阱，掺杂与该第一导电性决定杂质不同的第二导电性决定杂质；第二阱，形成于该第一阱内以及掺杂该第一导电性决定杂质；及第三阱，与该第一及该第二阱隔开以及掺杂该第一导电性决定杂质；浮动栅极结构，形成于该半导体基板上方以及包含：第一栅极组件，配置于该第二阱上方以及以介电层与该第二阱分离；第二栅极组件，配置于该第三阱上方以及以该介电层与该第三阱分离；及传导连接件，电性连接该第一及该第二栅极组件；源极和漏极区，配置于该第二阱中以及掺杂该第二导电性决定杂质，所述源极和漏极区具有形成至彼等的传导接触件；第一端子，由至该第一及该第二阱的电性接触件形成；以及第二端子，由至该第三阱的电性接触件形成。

【技术特征摘要】
2013.03.15 US 13/834,0191.一种集成电路，包含：半导体基板，掺杂第一导电性决定杂质，其中，已形成：第一阱，掺杂与该第一导电性决定杂质不同的第二导电性决定杂质；第二阱，形成于该第一阱内以及掺杂该第一导电性决定杂质；及第三阱，与该第一及该第二阱隔开以及掺杂该第二导电性决定杂质；浮动栅极结构，形成于该半导体基板上方以及包含：第一栅极组件，配置于该第二阱上方以及以介电层与该第二阱分离；第二栅极组件，配置于该第三阱上方以及以该介电层与该第三阱分离；及传导连接件，电性连接该第一及该第二栅极组件；源极和漏极区，配置于该第二阱中以及掺杂该第二导电性决定杂质，所述源极和漏极区具有形成至所述源极和漏极区的传导接触件；第一端子，由至该第一及该第二阱的电性接触件形成；以及第二端子，由至该第三阱的电性接触件形成，其中，该第二阱、该介电层及该第一栅极组件形成穿隧电容器。2.根据权利要求1所述的集成电路，其中，该第一导电性决定杂质为p型，以及该第二导电性决定杂质为n型。3.根据权利要求1所述的集成电路，其中，该第二阱包含重度掺杂该第一导电性决定杂质的区域，该区域与至该第二阱的该电性接触件连接。4.根据权利要求1所述的集成电路，其中，该第一阱包含重度掺杂该第二导电性决定杂质的区域，该区域与至该第一阱的该电性接触件连接。5.根据权利要求1所述的集成电路，其中，该第三阱包含多个重度掺杂区。6.根据权利要求5所述的集成电路，其中，该多个重度掺杂区中的至少一区包含第一型的导电性决定杂质。7.根据权利要求5所述的集成电路，其中，该多个重度掺杂区中的至少一区包含第二型的导电性决定杂质。8.根据权利要求1所述的集成电路，其中，该第一栅极组件的表面积小于该第二栅极组件的表面积。9.根据权利要求8所述的集成电路，其中，该第二栅极组件包含三叉式配置。10.根据权利要求1所述的集成电路，其中，该第...

【专利技术属性】
技术研发人员：瑞卡多·帕罗·米卡诺，S·弗莱克豪斯基，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY