存储单元及其制备方法技术

本发明专利技术提供一种存储单元及其制备方法，包括：提供半导体衬底；在半导体衬底上形成第一多晶硅；在第一多晶硅上形成多层膜结构，多层膜结构由多层氧化硅和多层氮化硅依次交替层叠形成，其中，多层膜结构包括至少两层氧化硅以及至少两层氮化硅；选择性刻蚀多层膜结构以及所述第一多晶硅，剩余的部分第一多晶硅形成间隔的选择栅和浮栅，剩余的多层膜结构分别位于选择栅和浮栅上；以及在浮栅上的多层膜结构上形成控制栅。本发明专利技术的存储单元中，当电子存储在浮栅中时，电子更难以穿过多层膜结构，从而存储单元的数据存储能力更强。

Storage unit and its preparation method

The present invention provides a storage unit and a preparation method thereof, comprising: providing a semiconductor substrate; forming a first polysilicon on a semiconductor substrate; forming a multilayer structure on the first polysilicon, the multilayer structure composed of multiple layers of silicon oxide and silicon nitride layers are alternately laminated form, the multilayer structure including at least two layers of silicon oxide and at least the two layer of silicon nitride; selective etching of multilayer structure and the first polysilicon, the remaining portion of the first polysilicon formation interval select gate and the floating gate, the multilayer structure remaining are located in the select gate and the floating gate; and the multilayer structure in the floating gate is formed on the control gate. In the storage unit of the invention, when the electrons are stored in the floating gate, the electrons are more difficult to pass through the multilayer film structure, so that the storage capacity of the storage unit is stronger.

【技术实现步骤摘要】
存储单元及其制备方法
本专利技术涉及存储单元
，尤其涉及一种存储单元及其制备方法。
技术介绍
存储单元装置通常作为内部元件、半导体集成电路提供于计算机或其它电子装置中。存储单元分为许多不同的类型，例如随机存取存储单元(RAM)、只读存储单元(ROM)、动态随机存取存储单元(DRAM)、同步动态随机存取存储单元(SDRAM)及非易失性快闪存储单元。快闪存储单元装置已发展成为用于各种电子应用的非易失性存储单元的普遍来源。快闪存储单元装置通常使用允许高存储单元密度、高可靠性及低功率消耗的单晶体管存储单元单元。快闪存储单元的常见使用包含个人计算机、个人数字助理(PDA)、数码相机及蜂窝式电话。现有技术中的存储单元包括源极、漏极、选择栅、浮栅以及位于浮栅上的控制栅。当对存储单元进行操作时，选择栅用于选中存储单元中的某个存储单元，并且在控制栅上加较高的操作电压，电子(也即是数据)存储在浮栅中。现有技术中浮栅与控制栅之间存在一层氧化硅和一层氮化硅的介质层，用于抑制电子从浮栅中溢出，尽管如此，存储单元的数据存储能力不足以满足要求。
技术实现思路
本专利技术的目的在于，提供一种存储单元及其制备方法，解决现有技术的存储单元的数据存储能力不足的问题。为解决上述技术问题，本专利技术提供一种存储单元的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成第一多晶硅；在所述第一多晶硅上形成多层膜结构，所述多层膜结构由多层氧化硅和多层氮化硅依次交替层叠形成，其中，所述多层膜结构包括至少两层氧化硅以及至少两层氮化硅；选择性刻蚀所述多层膜结构以及所述第一多晶硅，剩余的部分所述第一多晶硅形成间隔的选择栅和浮栅，剩余的所述多层膜结构分别位于所述选择栅和浮栅上；以及在所述浮栅上的多层膜结构上形成控制栅。可选的，形成所述控制栅的步骤包括：形成第二多晶硅，所述第二多晶硅覆盖所述多层膜结构以及所述半导体衬底；去除所述选择栅上的所述第二多晶硅以及部分所述浮栅周围的所述第二多晶硅，所述浮栅上的所述第二多晶硅形成所述控制栅。可选的，所述多层膜结构包括依次层叠的第一氧化硅、第一氮化硅、第二氧化硅以及第二氮化硅。可选的，所述第一氧化硅的厚度为可选的，所述第一氮化硅的厚度为可选的，所述第二氧化硅的厚度为可选的，所述第二氮化硅的厚度为可选的，所述多层膜结构还包括位于所述第二氮化硅上的第三氧化硅以及位于所述第三氧化硅上的第三氮化硅。可选的，刻蚀所述第一多晶硅前，所述多层膜结构的厚度为刻蚀所述第一多晶硅后，所述多层膜结构的厚度为可选的，在形成所述控制栅之前，还在所述选择栅和所述浮栅周围均形成侧墙。可选的，还包括：在所述半导体衬底中形成源区和漏区，所述源区位于所述浮栅背离所述选择栅的一侧的半导体衬底中，所述源区位于所述选择栅背离所述浮栅的一侧的半导体衬底中。可选的，还包括：在所述存储单元的一侧形成逻辑单元，所述逻辑单元与所述存储单元之间通过浅沟槽隔离结构隔离，所述逻辑单元包括位于所述半导体衬底上的逻辑栅极、位于所述逻辑栅极两侧的逻辑源极和逻辑漏极。相应的，本专利技术还提供一种存储单元，包括：半导体衬底；间隔设置在所述半导体衬底上的选择栅和浮栅；位于所述浮栅上的控制栅；以及位于所述浮栅与所述控制栅上的多层膜结构，所述多层膜结构由多层氧化硅和多层氮化硅依次交替层叠形成，其中，所述多层膜结构包括至少两层氧化硅以及至少两层氮化硅。与现有技术相比，本专利技术提供的存储单元及其制备方法中，所述浮栅与所述控制栅之间包括多层膜结构，所述多层膜结构包括至少两层氧化硅以及至少两层氮化硅，且氧化硅和氮化硅依次交替层叠，该多层膜结构用于抑制存储于浮栅的电子溢出，当电子存储在浮栅中时，电子更难以穿过多层膜结构，从而存储单元的数据存储能力更强；此外，本专利技术中，不改变控制栅与浮栅之间的存储介质的总厚度，不改变控制栅与浮栅之间的电容，从而与现有工艺兼容。进一步的，在本专利技术中，刻蚀第二多晶硅形成所述控制栅时，去除选择栅上的第二多晶硅以及部分浮栅周围的所述第二多晶硅，浮栅上的第二多晶硅形成控制栅，保留了部分半导体衬底上的第二多晶硅，第二多晶硅可以用于保护半导体衬底中的阱区，防止刻蚀损伤阱区。附图说明图1为本专利技术一实施例中的存储单元的制备方法的流程图；图2为本专利技术一实施例中的半导体衬底的剖面示意图；图3为本专利技术一实施例中的形成多层膜结构的剖面示意图；图4为本专利技术一实施例中形成选择栅和浮栅的剖面示意图；图5为本专利技术一实施例中形成第二多晶硅的剖面示意图；图6为本专利技术一实施例中形成的存储单元的剖面示意图；图7位本专利技术一实施例中的存储单元与现有技术中的存储单元的控制栅电压与存储单元个数的关系曲线。具体实施方式下面将结合示意图对本专利技术的存储单元及其制备方法进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。本专利技术的核心思想在于，提供一种存储单元及其制备方法，包括：提供半导体衬底；在所述半导体衬底上形成第一多晶硅；在所述第一多晶硅上形成多层膜结构，所述多层膜结构包括至少两层氧化硅以及至少两层氮化硅，且氧化硅和氮化硅依次交替层叠；选择性刻蚀所述多层膜结构以及所述第一多晶硅，剩余的部分所述第一多晶硅形成间隔的选择栅和浮栅；在所述浮栅上形成控制栅。本专利技术提供的存储单元中，所述浮栅与所述控制栅之间包括多层膜结构，所述多层膜结构包括至少两层氧化硅以及至少两层氮化硅，且氧化硅和氮化硅依次交替层叠。当电子存储在浮栅中时，电子更难以穿过多层膜结构，从而存储单元的数据存储能力更强。此外，本专利技术中，不改变控制栅与浮栅之间的存储介质的总厚度，不改变控制栅与浮栅之间的电容。以下结合附图对本专利技术的存储单元及其制备方法进行详细的描述，图1为存储单元的制备方法的流程图，图2～图6为制备存储单元的各步骤对应的剖面结构示意图，图7为本专利技术的存储单元与现有技术中的存储单元的控制栅电压与存储单元个数的关系曲线，本专利技术的存储单元的制备方法包括如下步骤：首先，执行步骤S1，参考图2所示，提供半导体衬底100，在本实施例中，所述半导体衬底100为硅衬底、锗衬底、锗硅衬底或本领域技术人员公知的其他衬底。在所述半导体衬底100中形成浅沟槽隔离结构120，浅沟槽隔离结构120将半导体衬底100分割成相邻的单元，用于形成不同的器件结构，例如，浅沟槽隔离结构120将半导体衬底100分成相邻的逻辑单元10和存储单元20，逻辑单元10用于将存储单元20与外围电路连接。之后，对半导体衬底100进行离子注入以在所述半导体衬底100中形成阱区110。接着，在所述半导体衬底100表面形成遂穿氧化层200，遂穿氧化层200作为后续选择栅、浮栅以及逻辑栅极的栅极氧化层。执行步骤S2，参考图3所示，在所述半导体衬底100上形成第一多晶硅310，本实施例中，采用外延工艺形成所述第一多晶硅层310，第一多晶硅310的厚度为例如、第一多晶硅310用于形成存储单元20的选择栅和浮栅，同时用于形成逻辑单元10的逻辑栅极。接着，执行步骤S3，继续参考图3所示，在所述第一多晶硅310上形成由氧化硅和氮化硅依次交替层叠的多层膜结构400，本文档来自技高网...

【技术保护点】
一种存储单元的制备方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成第一多晶硅；在所述第一多晶硅上形成多层膜结构，所述多层膜结构由多层氧化硅和多层氮化硅依次交替层叠形成，其中，所述多层膜结构包括至少两层氧化硅以及至少两层氮化硅；选择性刻蚀所述多层膜结构以及所述第一多晶硅，剩余的部分所述第一多晶硅形成间隔的选择栅和浮栅，剩余的所述多层膜结构分别位于所述选择栅和浮栅上；以及在所述浮栅上的多层膜结构上形成控制栅。

【技术特征摘要】
1.一种存储单元的制备方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成第一多晶硅；在所述第一多晶硅上形成多层膜结构，所述多层膜结构由多层氧化硅和多层氮化硅依次交替层叠形成，其中，所述多层膜结构包括至少两层氧化硅以及至少两层氮化硅；选择性刻蚀所述多层膜结构以及所述第一多晶硅，剩余的部分所述第一多晶硅形成间隔的选择栅和浮栅，剩余的所述多层膜结构分别位于所述选择栅和浮栅上；以及在所述浮栅上的多层膜结构上形成控制栅。2.如权利要求1所述的存储单元的制备方法，其特征在于，形成所述控制栅的步骤包括：形成第二多晶硅，所述第二多晶硅覆盖所述多层膜结构以及所述半导体衬底；去除所述选择栅上的所述第二多晶硅以及部分所述浮栅周围的所述第二多晶硅，所述浮栅上的所述第二多晶硅形成所述控制栅。3.如权利要求1或2所述的存储单元的制备方法，其特征在于，所述多层膜结构包括依次层叠的第一氧化硅、第一氮化硅、第二氧化硅以及第二氮化硅。4.如权利要求3所述的存储单元的制备方法，其特征在于，所述第一氧化硅的厚度为5.如权利要求3所述的存储单元的制备方法，其特征在于，所述第一氮化硅的厚度为6.如权利要求3所述的存储单元的制备方法，其特征在于，所述第二氧化硅的厚度为7.如权利要求3所述的存储单元的制备方法，其特征在于，所述第二氮化硅的厚度为8.如...

【专利技术属性】
技术研发人员：叶晓，金凤吉，
申请(专利权)人：中芯国际集成电路制造天津有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：天津,12