一种防止SRAM存储单元的下拉电流降低的电路制造技术

本发明专利技术涉及存储器领域，尤其涉及一种防止SRAM存储单元的下拉电流降低的电路，包括地址侦测模块、负压产生模块和负压分配模块，地址侦测模块设置有地址接口，以用于接收目标存储单元的地址；地址侦测模块根据地址生成地址匹配信号，地址侦测模块还设置有地址匹配输出口，以用于将地址匹配信号输出，负压产生模块与地址侦测模块连接，以接收并根据地址匹配信号控制负压产生模块产生负压信号，负压分配模块分别与负压产生模块和源线连接，以接收负压信号，并且在将负压信号分配至每个源线上的同时断开每个源线与地线的连接，从而增加源线的下拉电流。

【技术实现步骤摘要】

本专利技术涉及存储器领域，尤其涉及一种防止SRAM存储单元的下拉电流降低的电路。
技术介绍
当双端口 SRAM （Static Random Access Memory，静态随机存取存储器）进行双读同一个存储单元，或者双读同一行不同存储单元，或者一读一写相同行的不同存储单元这三种情况时候，读操作余量会迅速恶化。原因在于衍生读现象的产生会严重减少存储单元下拉电流， 这种现象对于SRAM低电压运行是十分有害。目前，增大位线放电时间是克服这个问题的办法之一，但是它被迫牺牲了SRAM的速度。双时钟的随机相位差也阻挡了很多传统读增强技术应用于双端口SRAM。
技术实现思路
针对上述问题，本专利技术提出了一种防止SRAM存储单元的下拉电流降低的电路，所述SRAM的同一列的每个所述存储单元的下拉NMOS管的源端共同连接一个源线，每个所述源线接地线，所述电路包括：地址侦测模块，设置有地址接口，以用于接收目标存储单元的地址；所述地址侦测模块根据所述地址生成地址匹配信号；所述地址侦测模块还设置有地址匹配输出口，以用于将所述地址匹配信号输出；负压产生模块，与所述地址侦测模块连接，以接收并根据所述地址匹配信号控制所述负压产生模块产生负压信号；负压分配模块，分别与所述负压产生模块和所述源线连接，以接收所述负压信号并将所述负压信号分配至每个所述源线上；将所述负压信号分配至每个所述源线上的同时断开每个所述源线与所述地线的连接，从而增加所述源线的下拉电流。上述的防止SRAM存储单元的下拉电流降低的电路，其中，所述地址侦测模块上还设置有地址触发端口，所述地址触发端口接收地址触发信号；所述地址侦测模块包括一第一逻辑电路；所述地址触发信号和所述地址经过所述第一逻辑电路生成所述地址匹配信号。上述的防止SRAM存储单元的下拉电流降低的电路，其中，所述负压产生模块包括：负压触发单元，与所述地址侦测模块的所述地址匹配输出口连接，以接收并根据所述地址匹配信号生成触发信号后，将所述触发信号从所述触发端口输出；负压产生单元，与所述负压触发单元的所述触发端口连接，以接收并根据所述触发端口的所述触发信号产生所述负压信号。上述的防止SRAM存储单元的下拉电流降低的电路，其中，所述负压触发单元还设置有读写状态口，以接收读写状态信号来配合所述地址匹配信号产生所述触发信号。上述的防止SRAM存储单元的下拉电流降低的电路，其中，所述负压触发单元还设置有复位端口，以接收预充电复位信号；所述预充电复位信号、所述读写状态信号和所述地址匹配信号一起生成所述触发信号。上述的防止SRAM存储单元的下拉电流降低的电路，其中， 所述负压触发单元包括一第二逻辑电路；所述预充电复位信号、所述读写状态信号和所述地址匹配信号经过所述第二逻辑电路生成所述触发信号。上述的防止SRAM存储单元的下拉电流降低的电路，其中，每个所述源线通过一开关电路与所述地线连接；所述触发端口的所述触发信号还输出至每个所述开关电路中，以通过所述开关电路将每个所述源线与所述地线断开。上述的防止SRAM存储单元的下拉电流降低的电路，其中，所述地址侦测模块包括行地址侦测单元和列地址侦测单元；所述地址包括行地址和列地址；所述地址匹配输出口包括行地址匹配输出口和列地址匹配输出口；所述行地址侦测单元接收并根据所述行地址产生行地址匹配信号，然后通过所述行地址匹配输出口将所述行地址匹配信号输出至所述负压产生模块；所述列地址侦测单元接收并根据所述列地址产生列地址匹配信号，然后通过所述列地址匹配输出口将所述列地址匹配信号输出至所述负压产生模块；所述负压生成模块接收并根据所述行地址匹配信号和所述列地址匹配信号生成所述负压信号。上述的防止SRAM存储单元的下拉电流降低的电路，其中，所述地址侦测模块还设置有第一地址触发端口和第二地址触发端口，所述第一地址触发端口用于接收一第一地址触发信号，所述第二地址触发端口用于接收一第二地址触发信号；所述地址侦测模块于同时接收所述地址、所述第一地址触发信号和所述第二地址触发信号时生成所述地址匹配信号。附图说明图1~3为本专利技术各实施例中防止SRAM存储单元的下拉电流降低的电路的系统框图；图4为本专利技术一个实施例中负压触发单元的电路原理图；图5为本专利技术一个实施例中源线与地线连接的电路原理图；图6为本专利技术一个实施例中地址侦测模块与负压产生模块的电路原理图；图7为本专利技术一个实施例中地址侦测模块的电路原理图；图8为本专利技术典型的负压触发单元的电路原理图；图9~10为本专利技术典型的部分负压产生单元的电路原理图；图11为本专利技术典型的地址侦测模块的电路原理图；图12为本专利技术典型的防止SRAM存储单元的下拉电流降低的电路的仿真图；图13为图12中防止SRAM存储单元的下拉电流降低的电路的仿真图所产生的波形图。具体实施方式下面结合附图和实施例对本专利技术进行进一步说明。在一个较佳的实施例中，如图1所示，提出了一种防止SRAM存储单元的下拉电流降低的电路，SRAM的同一列的每个所述存储单元的下拉NMOS管的源端共同连接一条源线140，每条所述源线可以接地线，该电路可以包括：地址侦测模块110，设置有地址接口，以用于接收目标存储单元的地址；所述地址侦测模块110根据所述地址生成地址匹配信号；所述地址侦测模110块还设置有地址匹配输出口，以用于将所述地址匹配信号输出；负压产生模块120，与所述地址侦测模块110连接，以接收并根据所述地址匹配信号控制所述负压产生模块120产生负压信号；负压分配模块130，分别与所述负压产生模块和所述源线连接，以接收所述负压信号并将所述负压信号分配至每条所述源线140上；将所述负压信号分配至每条所述源线上的同时断开每条所述源线与所述地线的连接，从而增加所述源线140的下拉电流。在一个较佳的实施例中，如图2所示，所述地址侦测模块210上还设置有地址触发端口，所述地址触发端口接收地址触发信号；地址侦测模块210可以包括一第一逻辑电路211；所述地址触发信号和所述地址经过第一逻辑电路211生成地址匹配信号。在一个较佳的实施例中，如图3所示，所述负压产生模块320可以包括：负压触发单元321，与所述地址侦测模块320的所述地址匹配输出口连接，以接收并根据所述地址匹配信号生成触发信号后，将所述触发信号从所述触发端口输出；负压产生单元322，与所述负压触发单元321的所述触发端口连接，以接收并根据所述触发端口的所述触发信号产生所述负压信号。上述的实施例中，优选地，如图3所示，所述负压触发单元321还可以设置有读写状态口，以接收读写状态信号来配合所述地址匹配信号产生所述触发信号。上述的实施例中，优选地，如图3所示，所述负压触发单元321还可以设置有复位端口，以接收预充电复位信号；所述预充电复位信号、所述读写状态信号和所述地址匹配信号一起生成所述触发信号。上述的实施例中，更为优选地，如图4所示，所述负压触发单元421包括一第二逻辑电路4211；所述预充电复位信号、所述读写状态信号和所述地址匹配信号经过所述第二逻辑电路4211生成所述触发信号。上述的实施例中，更为优选地，如图5所示，每个所述源线540通过一开关电路550与所述地线560连接；所述触发端口的所述触发信号还输出至每个所述开关电路550中，以通过所述开关电路550本文档来自技高网...

【技术保护点】
一种防止SRAM存储单元的下拉电流降低的电路，所述SRAM的同一列的每个所述存储单元的下拉NMOS管的源端共同连接一个源线，每个所述源线接地线，其特征在于，所述防止SRAM存储单元的下拉电流降低的电路包括：地址侦测模块，设置有地址接口，以用于接收目标存储单元的地址；所述地址侦测模块根据所述地址生成地址匹配信号；所述地址侦测模块还设置有地址匹配输出口，以用于将所述地址匹配信号输出；负压产生模块，与所述地址侦测模块连接，以接收并根据所述地址匹配信号控制所述负压产生模块产生负压信号；负压分配模块，分别与所述负压产生模块和所述源线连接，以接收所述负压信号并将所述负压信号分配至每个所述源线上；将所述负压信号分配至每个所述源线上的同时断开每个所述源线与所述地线的连接，从而增加所述源线的下拉电流。

【技术特征摘要】
1.一种防止SRAM存储单元的下拉电流降低的电路，所述SRAM的同一列的每个所述存储单元的下拉NMOS管的源端共同连接一个源线，每个所述源线接地线，其特征在于，所述防止SRAM存储单元的下拉电流降低的电路包括：地址侦测模块，设置有地址接口，以用于接收目标存储单元的地址；所述地址侦测模块根据所述地址生成地址匹配信号；所述地址侦测模块还设置有地址匹配输出口，以用于将所述地址匹配信号输出；负压产生模块，与所述地址侦测模块连接，以接收并根据所述地址匹配信号控制所述负压产生模块产生负压信号；负压分配模块，分别与所述负压产生模块和所述源线连接，以接收所述负压信号并将所述负压信号分配至每个所述源线上；将所述负压信号分配至每个所述源线上的同时断开每个所述源线与所述地线的连接，从而增加所述源线的下拉电流。2.根据权利要求1所述的防止SRAM存储单元的下拉电流降低的电路，其特征在于，所述地址侦测模块上还设置有地址触发端口，所述地址触发端口接收地址触发信号；所述地址侦测模块包括一第一逻辑电路；所述地址触发信号和所述地址经过所述第一逻辑电路生成所述地址匹配信号。3.根据权利要求1所述的防止SRAM存储单元的下拉电流降低的电路，其特征在于，所述负压产生模块包括：负压触发单元，与所述地址侦测模块的所述地址匹配输出口连接，以接收并根据所述地址匹配信号生成触发信号后，将所述触发信号从所述触发端口输出；负压产生单元，与所述负压触发单元的所述触发端口连接，以接收并根据所述触发端口的所述触发信号产生所述负压信号。4.根据权利要求3所述的防止SRAM存储单元的下拉电流降低的电路，其特征在于，所述负压触发单元还设置有读写状态口，以接收读写状态信号来配合所述地址匹配信号产生所述触发信号。5.根据权利要求4所述的防止SR...

【专利技术属性】
技术研发人员：王礼维，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42