一种复制位线控制电路制造技术

本发明专利技术公开了一种复制位线控制电路，包括复制单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一与非门、第二与非门、第三与非门、第一或非门、第二或非门和第一PMOS管，第二或非门具有第一输入端、第二输入端、置位端和输出端；优点是确保字线控制信号在灵敏放大器使能信号有效后及时关断，减少存储阵列位线对不必要放电造成的开关功耗，并且对片选信号进行分解，生成读时钟控制信号取代复制字线信号控制对复制位线的充电，阻断复制位线与复制字线信号引起的反馈振荡，得到精准的字线控制信号，实验证明，在1.2V电源电压下，存储阵列的开关功耗可以节省53.7％。

【技术实现步骤摘要】

本专利技术涉及一种控制电路，尤其是涉及一种复制位线控制电路。
技术介绍
随着医疗电子与便携式设备的发展，低功耗已经成为芯片设计者首要考虑的目标之一。目前，存储器占据了芯片绝大部分面积与功耗，而SRAM作为一种高性能低功耗存储器被广泛应用于芯片设计中，因此减小SRAM的功耗可以有效延长设备使用时间。传统的SRAM主要包括存储阵列、译码器、时钟控制模块、复制位线控制电路、灵敏放大器、输入电路和输出电路。SRAM的功耗主要来源于存储阵列、译码器、时钟控制模块、灵敏放大器、输入电路和输出电路的静态功耗和动态功耗。其中，存储阵列的开关功耗占据SRAM功耗的主要部分。为了减少存储阵列的开关功耗，通常由字线控制信号开启存储阵列中相应存储单元对位线对进行放电，在位线对建立一个合适的电压差后开启灵敏放大器输出相应数据。由于工艺偏差的影响，灵敏放大器存在失调电压，当位线对电压差小于失调电压时，灵敏放大器将有可能读出错误数据；反之，如果电压差过大，又会造成额外的功耗与延时。因此得到准确的灵敏放大器使能信号和字线控制信号对于实现低功耗的SRAM非常重要。目前，为了降低SRAM的功耗，主要是通过在SRAM中引入复制位线控制电路来产生灵敏放大器使能信号和字线控制信号，其原理框图如图1所示。文献Amrutur B S,Horowitz M.A replica technique for wordline and sense control in low-power SRAM’s[J].IEEE Journal of Solid-State Circuits,1998,33(8):1208中提出了一种复制位线控制电路。如图2所示，该复制位线控制电路包括九个反相器S1-S9、一个或非门D1、一个与非门B1、一个PMOS管P1和复制单元，复制单元由一个驱动单元和多个负载单元组成，驱动单元具有输入输出端、互补输入输出端和控制端，负载单元具有输入输出端和互补输入输出端，一个驱动单元的输入输出端和多个负载单元的输入输出端连接在一起且其连接线为复制单元的复制位线RBL，一个驱动单元的互补输入输出端和多个负载单元的互补输入输出端连接在一起。反相器S9的输入端接入时钟控制模块输出的片选信号BS，与非门B1的一个输入端接入译码器输出的全局字线控制信号GWL，或非门D1的输出端生成复制字线信号RWL，复制字线信号RWL分别输入反相器S6的输入端、PMOS管P1的栅极和驱动单元的控制端，反相器S5的输出端输出灵敏放大器使能信号SAE，反相器S8的输出端输出字线控制信号WL。该复制位线控制电路的工作原理如下：在非工作状态时，片选信号BS处于低电平，复制字线信号RWL保持在低电平，通过PMOS管P1管将复制位线RBL保持在高电平状态，而与非门B1也由于受到复制字线信号RWL影响其输出始终为低，即字线控制信号WL始终为低电平状态，使存储阵列处于保持数据状态；在工作状态时，片选信号BS为高电平，复制字线信号RWL为高电平，复制字线信号RWL控制驱动单元对复制位线RBL进行放电，同时，复制字线信号RWL信号通过反相器S6、反相器S7、与非门B1和反相器S8后生成字线控制信号WL控制对存储阵列中需要放电的单元进行读取操作，当放电结束时，通过反相器S1～反相器S5五个反相器使灵敏放大器使能信号SAE高电平有效驱动灵敏放大器开始工作。该复制位线控制电路使反相器S6，反相器S7，反相器S8和与非门B1四个逻辑门的延时与反相器S1-反相器S5五个逻辑门的延时相等，存储阵列位线对放电形成的电压差ΔVBL可以通过控制复制位线RBL的长度决定，通过控制复制位线RBL长度可以使灵敏放大器工作时相应位线对已经建立足够电压差。该复制位线控制电路通过控制复制位线长度RBL可以较好的追踪复制位线长度RBL放电时间，控制灵敏放大器使能信号与字线控制信号的开启与关闭。但是，该复制位线控制电路中，当灵敏放大器使能信号SAE有效时，字线控制信号WL还需要经过反相器S9和或非门D1的延时才能关断，将字线控制信号WL的开启时间记为Tpulse,WL，复制位线RBL放电时间记为Trbl，反相器S9和或非门D1的延时记为TD，Tpulse,WL＝TD+Trbl，由此延时TD会增加不必要的电压损失，特别在SRAM容量较小时位线电压的损失甚至超过本身需要建立的电压差；另外，该复制位线控制电路对片选信号BS需要精确的时序控制，当复制位线RBL被置为低电平时，片选信号BS也需要及时置为低电平，由于在复制字线信号RWL控制下，复制位线RBL会置为与复制字线信号RWL相反的电平状态，而当片选信号BS有效时，复制位线RBL又会反过来作用于复制字线信号RWL，将复制字线信号RWL置为与复制位线RBL相同的电平状态，因此当片选信号BS被置为高电平的时间过长是就会形成一个反馈振荡，对复制字线信号RWL与复制位线RBL的线电容不断进行充放电，增加不必要的功耗，其反馈震荡波形图如图3所示。综上所述，现有的复制位线控制电路对SRAM的功耗降低比较有限。鉴此，设计一种可以大大降低SRAM的功耗的复制位线控制电路具有重要意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种可以大大降低SRAM的功耗的复制位线控制电路。本专利技术解决上述技术问题所采用的技术方案为：一种复制位线控制电路，包括复制单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一与非门、第二与非门、第三与非门、第一或非门、第二或非门和第一PMOS管；所述的第一与非门、所述的第二与非门、所述的第三与非门和所述的第一或非门分别具有第一输入端、第二输入端和输出端，所述的第二或非门具有第一输入端、第二输入端、置位端和输出端，所述的复制单元包括一个驱动单元和多个负载单元，所述的驱动单元具有输入输出端、互补输入输出端和控制端，所述的负载单元具有输入输出端和互补输入输出端，所述的驱动单元的输入输出端和多个所述的负载单元的输入输出端连接在一起且其连接线为所述的复制单元的复制位线，所述的驱动单元的互补输入输出端和多个所述的负载单元的互补输入输出端连接，所述的第一与非门的第一输入端为所述的复制位线控制电路的第一输入端，用于接入全局字线控制信号，所述的第二与非门的第一输入端和所述的第三与非门的第一输入端连接且其连接端为所述的复制位线控制电路的第二输入端，用于接入片选信号，所述的第二与非门的第二输入端和所述的第九反相器的输入端连接且其连接端为所述的复制位线控制电路的第三输入端，用于接入读写控制信号，所述的第二与非门的输出端和所述的第二或非门的第一输入端连接，所述的第九反相器的输出端和所述的第三与非门的第二输入端连接，所述的第三与非门的输出端、所述的第八反相器的输入端和所述的第一PMOS管的栅极连接，所述的第八反相器的输出端和所述的第一或非门的第一输入端连接，所述的第一或非门的输出端、所述的第二或非门的第二输入端和所述的驱动单元的控制端连接，所述的第二或非门的置位端、所述的第一PMOS管的漏极、所述的第一反相器的输入端和所述的复制单元的复制位线连接，所述的第一PMOS管的源极接入电源，所述的第二或非门的输出端和所述的第六反相本文档来自技高网...

【技术保护点】
一种复制位线控制电路，其特征在于包括复制单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一与非门、第二与非门、第三与非门、第一或非门、第二或非门和第一PMOS管；所述的第一与非门、所述的第二与非门、所述的第三与非门和所述的第一或非门分别具有第一输入端、第二输入端和输出端，所述的第二或非门具有第一输入端、第二输入端、置位端和输出端，所述的复制单元包括一个驱动单元和多个负载单元，所述的驱动单元具有输入输出端、互补输入输出端和控制端，所述的负载单元具有输入输出端和互补输入输出端，所述的驱动单元的输入输出端和多个所述的负载单元的输入输出端连接在一起且其连接线为所述的复制单元的复制位线，所述的驱动单元的互补输入输出端和多个所述的负载单元的互补输入输出端连接，所述的第一与非门的第一输入端为所述的复制位线控制电路的第一输入端，用于接入全局字线控制信号，所述的第二与非门的第一输入端和所述的第三与非门的第一输入端连接且其连接端为所述的复制位线控制电路的第二输入端，用于接入片选信号，所述的第二与非门的第二输入端和所述的第九反相器的输入端连接且其连接端为所述的复制位线控制电路的第三输入端，用于接入读写控制信号，所述的第二与非门的输出端和所述的第二或非门的第一输入端连接，所述的第九反相器的输出端和所述的第三与非门的第二输入端连接，所述的第三与非门的输出端、所述的第八反相器的输入端和所述的第一PMOS管的栅极连接，所述的第八反相器的输出端和所述的第一或非门的第一输入端连接，所述的第一或非门的输出端、所述的第二或非门的第二输入端和所述的驱动单元的控制端连接，所述的第二或非门的置位端、所述的第一PMOS管的漏极、所述的第一反相器的输入端和所述的复制单元的复制位线连接，所述的第一PMOS管的源极接入电源，所述的第二或非门的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第一与非门的第二输入端连接，所述的第一与非门的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端为所述的复制位线控制电路的第一输出端，输出字线控制信号，所述的第一反相器的输出端、所述的第二反相器的输入端和所述的第一或非门的第二输入端连接，所述的第二反相器的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的复制位线控制电路的第二输出端，用于输出灵敏放大器使能信号；所述的第二或非门包括第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述的第二PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第二PMOS管的漏极和所述的第三PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的第二或非门的第一输入端，所述的第三PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的第二或非门的第二输入端，所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第四PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二或非门的输出端，所述的第一NMOS管的源极、所述的第三NMOS管的漏极和所述的第二NMOS管的源极连接，所述的第三NMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的第二或非门的置位端，所述的第三NMOS管的源极接地。...

【技术特征摘要】
1.一种复制位线控制电路，其特征在于包括复制单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一与非门、第二与非门、第三与非门、第一或非门、第二或非门和第一PMOS管；所述的第一与非门、所述的第二与非门、所述的第三与非门和所述的第一或非门分别具有第一输入端、第二输入端和输出端，所述的第二或非门具有第一输入端、第二输入端、置位端和输出端，所述的复制单元包括一个驱动单元和多个负载单元，所述的驱动单元具有输入输出端、互补输入输出端和控制端，所述的负载单元具有输入输出端和互补输入输出端，所述的驱动单元的输入输出端和多个所述的负载单元的输入输出端连接在一起且其连接线为所述的复制单元的复制位线，所述的驱动单元的互补输入输出端和多个所述的负载单元的互补输入输出端连接，所述的第一与非门的第一输入端为所述的复制位线控制电路的第一输入端，用于接入全局字线控制信号，所述的第二与非门的第一输入端和所述的第三与非门的第一输入端连接且其连接端为所述的复制位线控制电路的第二输入端，用于接入片选信号，所述的第二与非门的第二输入端和所述的第九反相器的输入端连接且其连接端为所述的复制位线控制电路的第三输入端，用于接入读写控制信号，所述的第二与非门的输出端和所述的第二或非门的第一输入端连接，所述的第九反相器的输出端和所述的第三与非门的第二输入端连接，所述的第三与非门的输出端、所述的第八反相器的输入端和所述的第一PMOS管的栅极连接，所述的第八反相器的输出端和所述的第一或非门的第一输入端连接，所述的第一或非门的输出端、所述的第二或非门的第二输入端和所述的驱动单元的控制端连接，所述的第二或非门的置位端、所述的第一PMOS管的漏极、所述的第一反相器的输入端和所述的复制单元的复制位线连接，所述的第一PMOS管的源极接入电源，所述的第二或非门的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第一与非门的第二输入端连接，所述的第一与非门的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端为所述的复制位线控制电路的第一输出端，输出字线控制信号，所述的第一反相器的输出端、所述的第二反相器的输入端和所述的第一或非门的第二输入端连接，所述的第二反相器的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的复制位线控制电路的第二输出端，用于输出灵敏放大器使能信号；所述的第二或非门包括第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管...

【专利技术属性】
技术研发人员：汪鹏君，周可基，张会红，龚道辉，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33