包括存储单元的半导体器件制造技术

一种半导体器件，包括：存储单元；操作电路，适用于对存储单元执行读取操作；以及查验电路，适用于比较其阈值电压被读取操作划分的存储单元的数量，其中，操作电路基于比较结果而在读取操作中改变将被施加至存储单元的读取电压。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年3月4日提交给韩国知识产权局的申请号为10-2015-0030456的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的各种实施例涉及一种半导体器件，具体而言涉及一种包括存储单元的半导体器件。
技术介绍
执行读取操作来读取储存在半导体器件的存储单元中的数据。当存储单元的阈值电压(Vth)分布改变时，包括在从存储单元读取的数据中的错误位的数量增大。因此，需要改变在读取操作期间施加至存储单元的读取电压。
技术实现思路
本专利技术的各种实施例是针对能够减少错误的半导体器件。本专利技术的实施例包括操作半导体器件的操作方法，所述半导体器件包括：存储单元；操作电路，被配置为执行存储单元的读取操作；以及查验电路，被配置为比较其阈值电压被读取操作划分的存储单元的数量，其中，操作电路基于比较结果而在读取操作中改变将被施加至存储单元的读取电压。本专利技术实施例提供一种半导体器件的操作方法，所述半导体器件，包括：存储单元；操作电路，被配置为执行这样的读取操作，即：通过执行读取操作来将选中的单元分布划分为两个单元分布以确认包括在每个单元分布中的存储单元；以及查验电路，被配置为执行比较包括在相应的单元分布中的存储单元的数量的操作；其中，操作电路基于比较结果来选择所述两个单元分布之中的一个单元分布以及重新执行读取操作。前述
技术实现思路
仅是说明性的并且不意在进行限制。除上述说明性方面、实施例和特征以外，参照附图和下面的详细描述，进一步的方面、实施例和特征将变得明显。附图说明通过参照附图详细描述实施例，对于那些本领域普通技术人员来说本专利技术的上述和
其他特征和优点将变得更加明显，在附图中：图1是示出根据本专利技术实施例的半导体器件的框图；图2是用于描述图1所示存储块的细节图；图3A至3C是描述图1所示存储块的示图；图4是描述图1所示半导体器件的操作的流程图；图5是描述图1所示半导体器件的操作的分布图；图6是示出根据本专利技术实施例的存储系统的框图；图7是示出根据本专利技术实施例的熔丝存储器件或熔丝存储系统的框图；以及图8是示出根据本专利技术实施例的计算系统的框图。具体实施方式在下文中，将参照附图详细描述本专利技术的示例性实施例。然而，本专利技术的范围不限于公开的示例性实施例，但是可以以不同方式实施。更确切地讲，提供示例性实施例来完全地公开本专利技术并且将本专利技术的范围充分地告知给那些本领域技术人员。还应当注意在该说明书中，“连接/耦合”不仅指一个组件直接耦合另一组件，还指通过中间组件间接耦合另一组件。另外，只要未特别提及，单数形式可以包括复数形式。图1是示出根据本专利技术实施例的半导体器件的框图。参照图1，半导体器件包括存储阵列110、操作电路120至160和查验电路170。存储阵列110包括多个存储块110MB。每个存储块包括多个存储串。每个存储串包括多个存储单元。对于快闪存储器件，存储块包括快闪存储单元。特别地，存储块可以包括分别与位线连接并且并行连接至公共源极线的存储串。存储串可以在半导体衬底上形成为二维(2D)结构或三维(3D)结构。将更详细描述存储块的结构。图2是图1所示存储块110MB的细节图。参照图2，每个存储块包括连接在位线BLe和BLo与公共源极线SL之间的多个存储串ST。即，存储串ST分别连接至相应的位线BLe至BLo，并且共同地连接至公共源
极线SL。每个存储串ST1包括：源极选择晶体管SST，其源极连接至公共源极线SL；多个单元串，与多个存储单元C00至Cn0串联连接；以及漏极选择晶体管DST，其漏极连接至位线BLe。包括在单元串中的存储单元C00至Cn0串联连接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极连接至源极选择线SSL，存储单元C00至Cn0的栅极分别连接至字线WL0至WLn，漏极选择晶体管DST的栅极连接至漏极选择线DSL。漏极选择晶体管DST控制单元串ST与位线BLe之间的连接或中断，源极选择晶体管SST控制单元串ST与公共源极线SL之间的连接或中断。包括在NAND快闪存储器件中的存储单元块中的存储单元可以以物理页为单位或以逻辑页为单位来划分。例如，连接至一个字线(例如，字线WL0)的存储单元C00至C0k配置一个物理页PAGE。进一步，连接至一个字线(例如，字线WL0)的偶数编号的存储单元C00、C02、C04和C0k-1配置偶数页，连接至一个字线(例如，字线WL0)的奇数编号的存储单元C01、C03、C05和C0k可以形成奇数页。页(或者偶数页和奇数页)可以是编程操作和读取操作的基本单位。图3A至图3C是描述图1所示存储块110MB的示图。参照图3A和图3B，包括凹陷部的管栅PG形成在半导体衬底SUB上，管道沟道层PC形成在管栅PG的凹陷部内。多个垂直沟道层SP1和SP2形成在管道沟道层PC上。一对垂直沟道层之中的第一垂直沟道层SP1的上部与公共源极线SL连接，第二垂直沟道层SP2的上部与位线BL连接。垂直沟道层SP1和SP2可以由多晶硅形成。在第二垂直沟道层SP2的不同高度形成多个导电层DSL和WL15至WL8以围绕第二垂直沟道层SP2。进一步，在第一垂直沟道层SP1的不同高度形成多个导电层SSL、WL0至WL7以围绕第一垂直沟道层SP1。包括电荷储存层的多层(未示出)形成在垂直沟道层SP1和SP2的表面上以及管道沟道层PC的表面上，所述多层还位于垂直沟道层SP1和SP2与导电层DSL、WL15至WL8、SSL、和WL0至WL7之间以及管道沟道层PC与管栅PG之间。围绕第二垂直沟道层SP2的最上导电层可以是漏极选择线DSL，漏极选择线DSL的下导电层可以是字线WL15至WL8。围绕第一垂直沟道层SP1的最上导电层可以是源极选择线SSL，源极选择线SSL的下导电层可以是字线WL0至WL7。用作字线的一些导电层可以是虚设字线(未示出)。即，第一导电层SSL和WL0至WL7与第二导电层DSL和WL15至WL8分别层
叠在半导体衬底的不同区域上。穿过第一导电层SSL和WL0至WL7的第一垂直沟道层SP1垂直连接在源极线SL与管道沟道层PC之间。穿过第二导电层DSL和WL15至WL8的第二垂直沟道层SP2垂直连接在位线SL与管道沟道层PC之间。漏极选择晶体管DST形成在漏极选择线DSL围绕第二垂直沟道层SP2处，主单元晶体管C15至C8分别形成在字线WL15至WL8围绕第二垂直层SP2处。源极选择晶体管SST形成在源极选择线SSL围绕第一垂直沟道层SP1处，主单元晶体管C0至C7分别形成在字线WL0至WL7围绕第一垂直层SP1处。根据前述结构，存储串可以包括：在位线BL与管道沟道层PC之间与衬底垂直连接的漏极选择晶体管DST和主单元晶体管C15至C8；以及在公共源极线SL与管道沟道层PC之间与衬底SUB垂直连接的源极选择晶体管SST和主单元晶体管C0至C7。在上述结构中，虚设单元晶体管(未示出)还可以连接在选择晶体管DST或SST与主单元晶体管C15或C0之间，虚设单元晶体管(未示出)还可以连接在主单元晶体管C8或C7与管道晶体管PT之间。连接在公共源极线SL与管道晶体管PT之间的源极选择晶体管SST和主单元晶体管C0至C7可以形成第一垂直存储串，本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储单元；操作电路，适用于对存储单元执行读取操作；以及查验电路，适用于比较其阈值电压被读取操作划分的存储单元的数量，其中，操作电路基于比较结果而在读取操作中改变将被施加至存储单元的读取电压。

【技术特征摘要】
2015.03.04 KR 10-2015-00304561.一种半导体器件，包括：存储单元；操作电路，适用于对存储单元执行读取操作；以及查验电路，适用于比较其阈值电压被读取操作划分的存储单元的数量，其中，操作电路基于比较结果而在读取操作中改变将被施加至存储单元的读取电压。2.如权利要求1所述的半导体器件，其中，查验电路包括：计数器，适用于计数根据由读取操作读取的数据被划分的存储单元；以及比较器，适用于比较被计数的存储单元的数量。3.如权利要求1所述的半导体器件，其中，查验电路包括：计数器，适用于计数具有较高阈值电压的存储单元和剩余的存储单元；以及比较器，适用于比较被计数的存储单元的数量，其中，具有较高阈值电压的存储单元和剩余的存储单元是基于在读取操作中施加的读取电压而被划分的。4.如权利要求1所述的半导体器件，其中，操作电路执行第一读取操作，利用第一读取电压和第二读取电压来确认第一单元分布，以及利用第二读取电压和第三读取电压来确认第二单元分布。5.如权利要求4所述的半导体器件，其中，查验电路计数阈值电压高于第一读取电压且低于第二读取电压的存储单元，以及计数阈值电压高于第二读取电压且低于第三读取电压的存储单元。6.如权利...

【专利技术属性】
技术研发人员：金又现，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR