非易失性存储单元及其控制方法技术

本发明专利技术公开了一种非易失性存储单元及其控制方法。该非易失性存储单元具有一半导体基材、一多层叠层结构。此叠层结构包括位于一浮栅上方的一电荷捕捉层、一上方导体层以及一控制电路。通过在电荷捕捉介电层上施加比第二电荷密度还大的电荷密度，来使写入操作与擦除操作改变浮栅的第一电荷密度，进而控制非易失性存储单元上的写入操作和擦除操作。

Non volatile memory unit and control method thereof

The invention discloses a non-volatile memory unit and a control method thereof. The nonvolatile memory cell has a semiconductor substrate and a multilayer laminate structure. The stack structure includes a charge trapping layer, an upper conductor layer and a control circuit positioned above a floating gate. The charge trapping dielectric layer is applied on the charge density is greater than second of the charge density, the first charge density to write and erase operation to change the floating gate, then control the nonvolatile write and erase operation of the storage unit.

【技术实现步骤摘要】

本专利技术是有关于一种非易失性存储器元件(non-volatile memory devices)。特别是有关于一种闪存元件，以及闪存元件的制作。
技术介绍
在使用介电电荷捕捉结构(dielectric charge trapping structures)的存储单元中，因为没有将电容耦合系数工程(coupling ratio engineering)纳入设计之中，所以元件可以是平面结构(planar)的。因为元件是平面结构，所以相邻存储单元之间的连接相当小。随着工艺的特征尺寸微小化的程度超过(小于)45纳米，使用介电电荷捕捉结构的存储单元，预计将会超越浮栅(floating gate)存储单元的重要性。在一些平面存储单元(planar memory cells)中，浮栅是与位于控制栅和浮栅之间的介电电荷捕捉结构相互结合。在这种案例中，由于很难在介电电荷捕捉结构中进行擦除(erase)，使这种元件被认为难以擦除而不具实用性。虽然增加额外材质层会增加额外的工艺步骤成本，有一种平面存储单元可以使用ONONO结构作为介电电荷捕捉结构。在这些使用ONONO结构来作为介电电荷捕捉结构的实例中，电荷主要是在介电电荷捕捉结构上被写入或擦除，而不是在浮栅上。平面浮栅元件(planar floating gate devices)所面临的问题之一，是在写入过程中因为产生较大的电场，导致电荷容易注入多晶硅层间介电层(interpoly dielectric，IPD)。然而，由于位于多晶硅层间介电层中的电荷相当难以移除，导致元件很难擦除，结果是使其不能用于闪存元件的应用。因此，有需要制作出一种具有简单介电电荷捕捉结构的平面存储单元，并且使其在用来满足写入擦除操作时，能具有实用性。
技术实现思路
本专利技术的一个面向是在提供一种方法，其包括：通过比位于非易失性存储单元的电荷捕捉介电层上的第二电荷密度大的电荷密度来改变非易失性存储单元的浮栅的第一电荷密度，藉以控制非易失性存储单元的写入与擦除。其中，浮栅和非易失性存储单元皆是平面结构。本专利技术的一实施例更包括：上述写入操作会通过改变第一电荷密度，使其从一个净正电荷密度值(net positive charge density value)变成一个更负值(more negative)，来增加非易失性存储单元的阈值电压(threshold voltage)。本专利技术的一实施例更包括：上述擦除操作会通过改变第一电荷密度，使其变成一个具有更正值(more positive)的净正电荷密度值，来降低非易失性存储单元的阈值电压。本专利技术的一实施例更包括：在擦除操作和写入操作任一者之前，以一初始写入操作(initial program operation)改变非易失性存储单元的初始状态(initial state)，使得电荷捕捉介电层具有第二电荷密度。本专利技术的一实施例更包括：在擦除操作和写入操作任一者之前，以一初始擦除操作(initial erase operation)改变非易失性存储单元的初始状态，使得电荷捕捉介电层具有第二电荷密度。本专利技术的一实施例更包括：在擦除操作和写入操作任一者之前，在非易失性存储单元上进行一初始写入操作，使电荷捕捉介电层具有负值电荷密(negative charge density)，并使浮栅具有非负值电荷密度(nonnegative charge density)。本专利技术说明书的一实施例更包括：在擦除操作和写入操作任一者之前，在非易失性存储单元上进行一初始擦除操作，使电荷捕捉介电层具有负值电荷密，并使浮栅具有正值电荷密度(positive charge density)。本专利技术的一实施例更包括：此非易失性存储单元包括：一半导体基材，具有一表面与位于基材中，该表面具有被通道区所分离的源极区和漏极区。位于通道区上方的多层叠层结构(multilayer stack)，其包括基材表面上的通道区上方的第一隧穿势垒结构(tunneling barrier)；位于隧穿势垒结构上方，且位于通道区上方的浮栅；以及位于浮栅的上方，且位于通道区上
方的电荷捕捉介电层；以及一上方导体层，位于多层叠层结构上方，且位于通道区的上方。在本专利技术的一实施例中，电荷捕捉介电层是多层叠层结构中唯一的一层电荷捕捉层。在本专利技术的一实施例中，在非易失性存储单元上的写入和擦除操作，改变非易失性存储单元的电荷捕捉介电层的第二电荷密度不超过50％。本专利技术的一实施例更包括，在非易失性存储单元上进行一额外的-写入或擦除-操作，通过施加一第二偏压安排(bias arrangement)以改变电荷捕捉介电层的第二电荷密度，其中第二偏压安排具有一个比写入操作或擦除操作的第一电压幅度(voltage magnitude)或第一持续时间(duration)还大的电压强度。本专利技术的一个面向是在提供一种非易失性存储单元，包括一半导体基材、一多层叠层结构、一上方导体层和一控制电路。半导体基材具有一表面与位于基材中且被通道区所分离的源极区和漏极区。多层叠层结构位于通道区上方，其包括位于通道区上方的基材表面上方的第一隧穿势垒结构；位于隧穿势垒结构上方且位于通道区的上方的浮栅；以及位于浮栅的上方，且位于通道区的上方的电荷捕捉介电层。其中，浮栅和电荷捕捉介电层是平面结构。上方导体层位于多层叠层结构上方，且位于通道区的上方。控制电路，通过于电荷捕捉介电层上施加比第二电荷密度还大的电荷密度，使写入与擦除操作改变浮栅的第一电荷密度，进而控制非易失性存储单元上的写入和擦除操作。在本专利技术的一实施例中，被此控制电路所控制的写入操作，通过改变第一电荷密度，使其从一个净正电荷密度值变成更负值，来增加非易失性存储单元的阈值电压。在本专利技术的一实施例中，被此控制电路所控制的擦除操作，通过改变第一电荷密度，使其变成一个具有更正值的一个净正电荷密度值，来降低非易失性存储单元的阈值电压。在本专利技术的一实施例中，非易失性存储单元在擦除操作和写入操作任一者之前，具有一初始状态；且此一控制电路在擦除操作和写入操作任一者之前，控制一初始操作，以改变非易失性存储单元初始状态，使得电荷
捕捉介电层具有第二电荷密度。此初始操作可以是写入操作或擦除操作。此初始操作可以使电荷捕捉介电层具有负值电荷密度，并使浮栅具有非负值电荷密度。在本专利技术的一实施例中，控制电路控制写入操作以施加具有第一写入电压值的第一写入偏压安排。控制电路控制位于非易失性存储单元上的一个额外写入操作，通过施加具有第二写入电压值的第二写入偏压安排，来改变电荷捕捉介电层上的第二电荷密度。其中，第二写入电压值大于第一写入电压值。在本专利技术的一实施例中，控制电路控制写入操作以施加具有第一写入持续时间的第一写入偏压安排。控制电路控制位于非易失性存储单元上的一个额外写入操作，通过施加具有一个大于第一写入持续时间的第二写入持续时间的第二写入偏压安排，来改变电荷捕捉介电层上的第二电荷密度。在本专利技术的一实施例中，控制电路控制写入操作以施加具有第一擦除电压值的第一擦除偏压安排。控制电路控制位于非易失性存储单元上的一个额外擦除操作，通过施加具有一个大于第一擦除电压值的第二擦除电压值的第二擦除偏压安排，来改变电荷捕捉介电层上的本文档来自技高网...

【技术保护点】
一种非易失性存储单元的控制方法，包括：于一非易失性存储单元的一电荷捕捉介电层上施加一电荷密度来改变该非易失性存储单元的一浮栅的一第一电荷密度，藉以控制该非易失性存储单元的写入与擦除；其中，该电荷密度比位于该电荷捕捉介电层的一第二电荷密度还大，且该浮栅和该非易失性存储单元皆是平面结构。

【技术特征摘要】
2015.01.27 US 14/606,6471.一种非易失性存储单元的控制方法，包括：于一非易失性存储单元的一电荷捕捉介电层上施加一电荷密度来改变该非易失性存储单元的一浮栅的一第一电荷密度，藉以控制该非易失性存储单元的写入与擦除；其中，该电荷密度比位于该电荷捕捉介电层的一第二电荷密度还大，且该浮栅和该非易失性存储单元皆是平面结构。2.根据权利要求1所述的非易失性存储单元的控制方法，更包括以该写入操作通过改变该第一电荷密度，使其从一净正电荷密度值(net positive charge density value)变成一更负值(more negative)，来增加该非易失性存储单元的一阈值电压(threshold voltage)。3.根据权利要求1所述的非易失性存储单元的控制方法，更包括该擦除操作通过改变该第一电荷密度，使其变成具有更正值(more positive)的一净正电荷密度值，来降低该非易失性存储单元的一阈值电压。4.根据权利要求1所述的非易失性存储单元的控制方法，更包括：在该擦除操作和该写入操作任一者之前，以一初始写入操作(initial program operation)改变该非易失性存储单元的一初始状态(initial state)，使该电荷捕捉介电层具有该第二电荷密度。5.根据权利要求1所述的非易失性存储单元的控制方法，更包括：在该擦除操作和该写入操作任一者之前，以一初始擦除操作(initial erase operation)改变该非易失性存储单元的一初始状态，使该电荷捕捉介电层具有该第二电荷密度。6.根据权利要求1所述的非易失性存储单元的控制方法，更包括：在该擦除操作和该写入操作任一者之前，在该非易失性存储单元上进行一初始写入操作，使该电荷捕捉介电层具有一负值电荷密(negative charge density)，并使该浮栅具有一非负值电荷密度(nonnegative charge density)。7.根据权利要求1所述的非易失性存储单元的控制方法，更包括：在该非易失性存储单元上进行一初始擦除操作，使该电荷捕捉介电层具有一负值电荷密，并使该浮栅具有一正值电荷密度(positive charge density)。8.根据权利要求1所述的非易失性存储单元的控制方法，其中该非易失性存储单元包括：一半导体基材，具有位于该半导体基材中具有一源极区和一漏极区的一表面，其中该源极区和该漏极区被一通道区所分离；多层叠层结构(multilayer stack)，位于通道区上方，且该多层叠层结构包括位于该半导体基材的该表面上方，且位于该通道区上方，的一第一隧穿势垒结构(tunneling barrier)；位于该隧穿势垒结构上方，且位于该通道区上方的一浮栅；以及一电荷捕捉介电层，位于该浮栅的上方，且位于通道区上方；以及一上方导体层，位于该多层叠层结构上方，且位于该通道区上方。9.根据权利要求8所述的非易失性存储单元的控制方法，其中该电荷捕捉介电层是该多层叠层结构中唯一的一电荷捕捉层。10.根据权利要求1所述的非易失性存储单元的控制方法，其中该非易失性存储单元上的该写入操作和该擦除操作，改变该非易失性存储单元的该电荷捕捉介电层的该第二电荷密度不超过50％。11.根据权利要求1所述的非易失性存储单元的控制方法，更包括：在该非易失性存储单元上进行一额外的写入操作，通过施加具有一第二写入电压强度(voltage magnitude)的一第二写入偏压安排(bias arrangement)来改变该电荷捕捉介电层的该第二电荷密度，其中该第二写入电压强...

【专利技术属性】
技术研发人员：程政宪，蔡文哲，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71