存储器结构及其制造方法技术

本发明专利技术提供了一种存储器结构及其制造方法。该存储器结构包括多个存储器区段。存储器区段各包括存储器阵列区、存储器选择区、半导体栅电极、半导体通道、栅介电层、栅电极层与通道层。存储器选择区邻近存储器阵列区。半导体通道连接半导体栅电极。栅电极层与半导体通道位于存储器选择区中。栅电极层通过栅介电层分开自半导体通道。通道层与半导体栅电极位于存储器阵列区中。通道层通过栅介电层分开自半导体栅电极。

Memory structure and manufacturing method thereof

The present invention provides a memory structure and its manufacturing method. The memory structure consists of multiple memory sections. The memory sections include memory array region, memory selection region, semiconductor gate electrode, semiconductor channel, gate dielectric layer, gate electrode layer and channel layer. The memory selection area is adjacent to the memory array area. Semiconductor gate electrode connected by semiconductor channel. The gate electrode layer and the semiconductor channel are located in the memory selection area. The gate electrode layer is separated from the semiconductor channel through the gate dielectric layer. The channel layer and the semiconductor gate electrode are located in the memory array region. The channel layer is separated from the semiconductor gate electrode through the gate dielectric layer.

【技术实现步骤摘要】
存储器结构及其制造方法
本专利技术是有关于一种存储器结构及其制造方法，且特别是有关于一种三维立体与非门存储器(3DNANDmemory)及其制造方法。
技术介绍
随着集成电路中元件的关键尺寸逐渐缩小至工艺技术所能感知的极限，设计者已经开始寻找可达到更大存储器密度的技术，以达到较低的位成本(costsperbit)。目前正被关注的技术包括位于单一芯片上的存储单元多层结构(multiplelayersofmemorycells)。在具有存储单元多层结构的三维立体与非门存储器(NANDmemory)上所进行的操作，包含读取、写入(program)及抹除。一般而言，抹除操作是以存储单元存储器区块(B(blocksofmemorycells)为单位次第进行，高密度NAND存储器的一般问题，特别是在高密度的立体NAND存储器之中，一个存储单元存储器区块(B)的容量(size)通常非常大。假如使用者仅需要改变少数存储于立体NAND存储器中的单元的编码时，操作会很不方便。随着立体NAND存储器的密度增加，存储单元多层结构中叠层数量也跟着增加，进而导致存储器区块(B)容量更大，抹除操作更不方便。因此有需要提供一种更有效率更方便的技术以在立体NAND存储器中进性行抹除操作。
技术实现思路
本专利技术是有关于一种存储器结构及其制造方法，其中存储器结构具有优异的操作特性。根据本专利技术的一方面，提出一种存储器结构，其包括多个存储器区段。存储器区段各包括存储器阵列区、存储器选择区、半导体栅电极、半导体通道、栅介电层、栅电极层与通道层。存储器选择区邻近存储器阵列区。半导体通道连接半导体栅电极。栅电极层与半导体通道位于存储器选择区中。栅电极层通过栅介电层分开自半导体通道。通道层与半导体栅电极位于存储器阵列区中。通道层通过栅介电层分开自半导体栅电极。根据本专利技术的另一方面，提出一种存储器结构的制造方法，其包括以下步骤：形成半导体条纹在基底上，半导体条纹包括在存储器选择区中的半导体通道及在存储器阵列区中的半导体栅电极，存储器选择区邻近存储器阵列区；形成栅介电层在半导体通道及半导体栅电极上；形成通道层在存储器阵列区中的栅介电层上；形成栅电极层在存储器选择区中的栅介电层上。为了对本专利技术的上述及其他方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：附图说明图1A绘示根据一实施例的存储器结构的存储器区段的俯视示意图。图1B绘示根据一实施例的存储器结构在存储器选择区中的部分剖面示意图。图1C绘示根据一实施例的存储器结构在存储器阵列区中的部分剖面示意图。图2A绘示根据一实施例的存储器结构的存储器区段的俯视示意图。图2B绘示根据一实施例的存储器结构在存储器选择区中的部分剖面示意图。图3为根据一实施例的存储器结构的俯视示意图。图4为根据一实施例的存储器结构的一存储器区段的电路图。图5绘示根据一实施例的存储器结构的操作方法。图6绘示根据一实施例的存储器结构的操作方法。图7绘示根据一实施例的存储器结构的操作方法。图8绘示一比较例的存储器结构的操作方法。图9A至图18B绘示根据一实施例的存储器结构的制造方法。图19A至图25B绘示根据一实施例的存储器结构的制造方法。【符号说明】102：条纹堆叠104：堆叠结构106：基底108：半导体条纹108A：半导体栅电极108W：半导体通道110：绝缘条纹112、212：栅介电层114：半导体层114A：通道层114T：半导体部分114W、214W、414W：栅电极层116：绝缘层118、218：开口120A、120A-1、120A-2、120B、120W、120W-1、120W-2、120P、220W：导电连接件308：半导体膜310：绝缘膜324、326、328、332：接垫330：阶梯结构A、A1、A2：存储阵列区D、D1-DY：驱动器P、P1、P2、P3：接垫区S、S(X,Y)：存储器区段V：电压端W、W1、W2、W3、W4：存储器选择区MBL：位线SSL1：串列选择线WL1、WL2、WL3、WL4：字线IG1、IG2：栅极commonsource：共享源极ML1：第一金属层ML2：第二金属层具体实施方式此揭露内容的实施例提出一种存储器结构及其制造方法。根据实施例，存储器结构的一存储器区块(block)的数个存储器区段(segment)各具有选择器，因此可选择性的对存储器区段进行抹除，且操作简单、方便。需注意的是，本专利技术并非显示出所有可能的实施例，未于本专利技术提出的其他实施方面也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本专利技术保护范围之用。另外，实施例中的叙述，例如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本专利技术欲保护的范围做限缩。实施例的步骤和各结构的细节可在不脱离本专利技术的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。图1A绘示根据一实施例的存储器结构的存储器区段S的俯视示意图。条纹堆叠102从接垫(pad)区P中的堆叠结构104延伸在相邻近的存储器阵列区A与存储器选择区W中。图1B绘示图1A的存储器结构在存储器选择区W中沿AA线的剖面示意图。条纹堆叠102包括交错堆叠在基底106上的半导体条纹108与绝缘条纹110。半导体条纹108通过绝缘条纹110彼此分开。请参照图1A与图1B，栅介电层112在条纹堆叠102上，并在条纹堆叠102之间的基底106上。半导体层114在栅介电层112上。绝缘层116可填充在条纹堆叠102之间的开口118。实施例中，半导体条纹108在存储器选择区W中的部分用作半导体通道108W，且半导体层114在存储器选择区W中的部分用作栅电极层114W。存储器选择区W中的栅电极层114W、半导体通道108W与之间的栅介电层112可构成选择器(selectingdevice)(或切换器(switchingdevice))，例如字线选择器。导电连接件120W可穿过绝缘层116而电性连接至半导体层114位于条纹堆叠102的上表面上的半导体部分114T。图1C绘示图1A的存储器结构在存储器阵列区A中沿KK线的剖面示意图。请参照图1A与图1C，半导体条纹108在存储器阵列区A中的部分用作半导体栅电极108A，且半导体层114在存储器阵列区A中的部分用作通道层114A。栅介电层112介于半导体栅电极108A与通道层114A之间。存储器阵列区A的存储单元是定义在半导体栅电极108A与通道层114A的交错处。导电连接件120A可穿过绝缘层116而电性连接至半导体层114位于条纹堆叠102的上表面上的半导体部分114T。请参照图1A至图1C，实施例中，延伸在存储器阵列区A与存储器选择区W中的半导体条纹108为一连续未中断的条纹结构，因此存储器选择区W中的半导体通道108W与存储器阵列区A中的半导体栅电极108A是相连接(电性连接且物性连接)。实施例中，各半导体条纹108其在存储器选择区W中的半导体通道108W与存储器阵列区A中的半导体栅电极108A是在堆叠中的相同高度位置、可为共平面结构、可具有相同厚度、及/或可同时形成。实施例中，可使用存储器选本文档来自技高网...

【技术保护点】
一种存储器结构，其特征在于，包括数个存储器区段，该些存储器区段各包括：一存储器阵列区；一存储器选择区，邻近该存储器阵列区；一半导体栅电极；一半导体通道，连接该半导体栅电极；一栅介电层；一栅电极层，与该半导体通道位于该存储器选择区中，且通过该栅介电层分开自该半导体通道；及一通道层，与该半导体栅电极位于该存储器阵列区中，且通过该栅介电层分开自该半导体栅电极。

【技术特征摘要】
2016.05.04 TW 1051138851.一种存储器结构，其特征在于，包括数个存储器区段，该些存储器区段各包括：一存储器阵列区；一存储器选择区，邻近该存储器阵列区；一半导体栅电极；一半导体通道，连接该半导体栅电极；一栅介电层；一栅电极层，与该半导体通道位于该存储器选择区中，且通过该栅介电层分开自该半导体通道；及一通道层，与该半导体栅电极位于该存储器阵列区中，且通过该栅介电层分开自该半导体栅电极。2.根据权利要求1所述的存储器结构，其特征在于，还包括一字线驱动器，其中该些存储器区段其中一个的该存储器选择区是介于该些存储器区段其中该一个的该存储器阵列区与该字线驱动器之间。3.根据权利要求1所述的存储器结构，其特征在于，还包括一字线驱动器，其中该些存储器区段的该些存储器选择区是在该些存储器阵列区之间。4.根据权利要求1所述的存储器结构，其特征在于，还包括一个字线驱动器，其中该一个字线驱动器是被该些存储器区段所共享。5.根据权利要求1所述的存储器结构，其中该存储器选...

【专利技术属性】
技术研发人员：胡志玮，叶腾豪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71