用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域制造技术

可以通过在位于衬底内的垂直的半导体沟道和水平的半导体沟道之间形成金属半导体合金区域来减少三维存储器堆叠体结构中的半导体沟道的电阻。在形成存储器膜、在凹陷区域中选择性地沉积金属材料、沉积垂直的半导体沟道、以及使沉积的金属材料与半导体材料层和垂直的半导体沟道的相邻部分进行反应后，可以通过使在存储器开口下方的半导体衬底中的半导体材料层的部分凹陷来形成金属半导体合金区域。牺牲介电材料层可以在金属材料的选择性沉积之前在存储器膜上形成。垂直的半导体沟道可以在单个沉积工艺中形成，从而消除了在其中的任何界面并且使垂直的半导体沟道的电阻最小化。

【技术实现步骤摘要】
【国外来华专利技术】用于增强在三维存储器结构中的开态电流的金属-半导体合金区域相关申请的交叉引用本申请要求于2015年4月15日提交的美国非临时性申请序号No.14/687,403的优先权，上述申请的全部内容通过引用并入本文。
本公开通常涉及半导体器件领域，并且具体地涉及诸如垂直NAND串和其它三维器件的三维存储器结构，以及其制造方法。
技术介绍
在IEDMProc.(2001)33-36中的T.Endoh等人的题为“NovelUltraHighDensityMemoryWithAStacked-SurroundingGateTransistor(S-SGT)StructuredCell”的文章中，公开了具有每单元一个位的三维垂直NAND串结构。
技术实现思路
根据本公开的方面，单片三维存储器器件包括包含半导体材料的衬底、包括位于衬底的半导体材料之上的绝缘层和导电层的交替层的堆叠体、延伸穿过堆叠体的存储器开口、位于存储器开口内的半导体沟道以及位于存储器开口内的存储器膜。金属-半导体合金区域位于衬底和半导体沟道的半导体材料之间并与之接触。根据本公开的另一个方面，提供了一种制造三维结构的方法。在包括半导体材料的衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体。形成穿过堆叠体的存储器开口。在存储器开口中形成存储器膜。在衬底的半导体材料上形成至少一种金属材料。在存储器开口中形成半导体沟道。通过使至少一种金属材料与衬底的半导体材料的部分进行反应，形成金属-半导体合金区域。附图说明图1是根据本公开的第一实施例形成第一材料层和第二材料层的交替堆叠体和绝缘帽盖层后的示例性结构的垂直截面图。图2是根据本公开的第一实施例形成存储器开口后的示例性结构的垂直截面图。图3A-3H是根据本公开的第一实施例的在形成第一示例性存储器堆叠体结构的各种工艺步骤期间，在示例性结构内的存储器开口的顺序垂直截面图。图3I是第一示例性存储器堆叠体结构的第一替代实施例的垂直截面图。图3J是第一示例性存储器堆叠体结构的第二替代实施例的垂直截面图。图4A-4F是根据本公开的第二实施例的形成第二示例性存储器堆叠体结构的各种工艺步骤期间，在示例性结构内的存储器开口的顺序垂直截面图。图5A和图5B是根据本公开的第三实施例的形成第三示例性存储器堆叠体结构的各种工艺步骤期间，在示例性结构内的存储器开口的顺序垂直截面图。图6是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。图7是根据本公开的实施例的在形成阶梯式台阶和后阶梯式介电材料部分后的示例性结构的垂直截面图。图8A是根据本公开的实施例的在形成背侧通孔腔和背侧凹陷后的示例性结构的垂直截面图。图8B是图8A的示例性结构的顶视透视图。垂直平面A-A'是图8A的垂直截面图的平面。图9是根据本公开的实施例的在形成背侧凹陷后的示例性结构的垂直截面图。图10是根据本公开的实施例的在形成导电线后的示例性结构的垂直截面图。图11是根据本公开的实施例的在形成背侧绝缘间隔层和背侧接触通孔结构后的示例性结构的垂直截面图。具体实施方式如上所述，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构，以及其制造方法，以下描述其各个方面。本公开的实施例可以用于形成包括多级存储器结构在内的各种结构，其非限制性示例包括诸如包含多个NAND存储器串的三维单片存储器阵列器件的半导体器件。附图并非按比例绘制。除非明确描述或者清晰指示出元件不能重复，在元件的单个实例被示出的情况下，可以重复该元件的多个实例。诸如“第一”、“第二”和“第三”等序数仅用于识别相似元件，并且不同的序数可以在相关公开的说明书和权利要求中采用。如本文所使用的，第一元件在第二元件“上”可以位于第二元件的表面的外侧或者在第二元件的内侧。如本文所用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。单片三维存储器阵列中，在诸如半导体晶片的没有介于中间的衬底的单个衬底之上形成多个存储器级。术语“单片”是指阵列的每个级的层直接沉积在阵列的每个下方的级的层上。相反地，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如在题为“Three-dimensionalStructureMemory”的美国专利No.5,915,167中所描述的，通过在分离的衬底上形成存储器级和垂直地堆叠存储器级来构造非单片堆叠存储器。在接合之前可以将衬底从存储器级中减薄或移除，但是由于存储器级最初在分离的衬底之上形成，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。参考图1，说明了根据本公开的实施例的示例性结构，其可以用于例如制造包含垂直NAND存储器器件的器件结构。示例性结构包括衬底，其可以是诸如半导体(例如硅)晶片的半导体衬底。衬底可以包括衬底半导体层9。衬底半导体层9是半导体材料层或半导体晶片的顶部(即术语“层”包括但不限于沉积在衬底上的半导体薄膜)。衬底半导体层9可以包括至少一种单元素半导体材料(例如硅)、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或其它本领域已知的半导体材料。衬底可以具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面。如本文所用的，“半导体材料”是指具有电导率从1.0×10-6S/cm至1.0×105S/cm范围内的材料，并且在采用电学掺杂剂进行适当的掺杂时，能够产生具有电阻率从1.0S/cm至1.0×105S/cm的范围内的掺杂材料。如本文所用的，“电学掺杂剂”是指向能带结构内的价带添加空穴的p型掺杂剂，或者向能带结构内的导带添加电子的n型掺杂剂。如本文所用的，“导电材料”是指电导率大于1.0×105S/cm的材料。如本文所用的，“绝缘材料”或者“介电材料”是指具有电导率小于1.0×10-6S/cm的材料。所有电导率的测量都在标准条件下进行。可选地，在衬底半导体层9内形成至少一个掺杂阱(未明确示出)。可以在示例性结构的区域中形成用于外围电路的至少一个半导体器件，其在本文中被称为外围器件区域200。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。在衬底半导体层9之上可以形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后进行图案化以形成至少一个栅极结构(150，152，154，158)，其中每一个栅极结构可以包括栅极电介质150、至少一个栅电极(152，154)和栅极帽盖电介质158。栅电极(152，154)可以包括第一栅电极部分152和第二栅电极部分154的堆叠体。通过沉积和各向异性蚀刻保形介电层可以围绕至少一个栅极结构(150，152，154，158)来形成至少一个栅极间隔层156。通过采用至少一个栅极结构(150，152，154，158)作为掩模结构引入电学掺杂剂，可以在衬底半导体层9的上部部分形成有源区。根据需要可以使用附加的的掩模。有源区130可以包括场效应晶体管的源极区域和漏本文档来自技高网...

【技术保护点】
一种单片三维存储器器件，包括：包含半导体材料的衬底；包括位于所述衬底的半导体材料之上的绝缘层和导电层的交替层的堆叠体；延伸穿过所述堆叠体的存储器开口；位于所述存储器开口内的半导体沟道；位于所述存储器开口内的存储器膜；以及位于所述衬底的半导体材料与所述半导体沟道之间并与两者接触的金属‑半导体合金区域。

【技术特征摘要】
【国外来华专利技术】2015.04.15 US 14/687,4031.一种单片三维存储器器件，包括：包含半导体材料的衬底；包括位于所述衬底的半导体材料之上的绝缘层和导电层的交替层的堆叠体；延伸穿过所述堆叠体的存储器开口；位于所述存储器开口内的半导体沟道；位于所述存储器开口内的存储器膜；以及位于所述衬底的半导体材料与所述半导体沟道之间并与两者接触的金属-半导体合金区域。2.根据权利要求1所述的单片三维存储器器件，其中，所述半导体沟道包括位于所述存储器膜内的垂直延伸的管状部分，和具有水平厚度并且与所述金属半导体合金区域的顶表面接触的水平部分；并且所述衬底的半导体材料包括以下至少一个：半导体晶片的上部部分；位于所述半导体晶片的上部部分之上或者位于非半导体衬底的上部部分之上的半导体材料层；在所述半导体晶片中或者在所述半导体材料层中的掺杂半导体阱；或者位于所述半导体晶片中或者位于所述半导体材料层中的掺杂半导体源极线。3.根据权利要求1所述的单片三维存储器器件，其中，在所述衬底的半导体材料与所述金属半导体合金区域之间的垂直界面穿过所述存储器膜的水平部分从开口的侧壁横向偏移；并且所述金属半导体合金区域至少部分地嵌入在所述衬底的半导体材料内。4.根据权利要求1所述的单片三维存储器器件，其中所述金属半导体合金区域包括所述半导体材料和至少一个金属元素的合金。5.根据权利要求4所述的单片三维存储器器件，其中至少一个金属元素从钴、钌和钨中选择，所述半导体材料包括硅，并且所述金属-半导体合金区域包括所述至少一个金属元素的金属硅化物。6.根据权利要求4所述的单片三维存储器器件，其中至少一个金属元素包括多个金属元素。7.根据权利要求6所述的单片三维存储器器件，其中，所述金属-半导体合金区域包括在所述多个金属元素之中的第一金属元素和第二金属元素的可变组分；所述第一金属元素的浓度随着与在所述衬底的半导体材料和所述金属半导体合金区域之间的界面的距离而减小；并且所述第二金属元素的浓度随着与在所述衬底的半导体材料和所述金属半导体合金区域之间的所述界面的所述距离增大。8.根据权利要求1所述的单片三维存储器器件，其中在所述金属半导体合金区域和所述半导体沟道之间的界面的至少部分位于所述存储器膜的底表面之上。9.根据权利要求8所述的单片三维存储器器件，其中，延伸穿过所述存储器膜的水平部分中的开口的所述金属半导体合金区域的第一部分具有第一宽度；位于所述存储器膜的底表面之下的所述金属半导体合金区域的第二部分具有第二宽度；并且所述第二宽度大于所述第一宽度。10.根据权利要求9所述的单片三维存储器器件，其中在所述金属半导体合金区域和所述半导体沟道之间的所述界面的外围或者与所述存储器膜的水平部分中的所述开口的侧壁接触，或者位于所述存储器膜的水平部分之上。11.根据权利要求1所述的单片三维存储器器件，其中，所述单片三维存储器器件是垂直NAND存储器器件；所述导电层包括所述垂直NAND存储器器件的分别的字线，或者电连接到所述垂直NAND存储器器件的分别的字线；所述衬底包括硅衬底；所述垂直NAND存储器器件包括在所述硅衬底之上的单片三维NAND串的阵列；NAND串的三维阵列的第一器件级中的至少一个存储器单元可以位于所述NAND串的三维阵列的第二器件级中的另一个存储器单元之上；所述硅衬底包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动器电路；并且所述NAND串的三维阵列的包括：多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分包括实质上垂直于所述衬底的顶表面延伸的半导体沟道；多个电荷储存元件，每个电荷储存元件定位为相邻于所述多个半导体沟道中的相应的一个；以及多个控制栅电极，所述多个控制栅电极具有实质上平行于所述硅衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。12.一种制造三维结构的方法，包括：在包含半导体材料的衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体；形成延伸穿过所述堆叠体的存储器开口；在所述存储器开口中形成存储器膜；在所述衬底的半导体材料上形成至少一种金属材料；在所述存储器开口中形成半导体沟道；以及通过使至少一种金属材料与所述衬底的半导体材料的部分进行反应，来形成金属-半导体合金区域。13.根据权利要求12所述的方法，还包括使所述衬底的半导体材料的在所述存储器开口下方的部分凹陷...

【专利技术属性】
技术研发人员：R沙兰格帕尼，RS马卡拉，S科卡，T库博，J阿里耀西，G马塔米斯，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US