取决于模式而可动态配置的高速缓存存储器制造技术

一种高速缓存存储器存储了2^J字节的高速缓存线并且包含了2^N组的数组，每一组含有每个为X比特的多个卷标，一个输入端接收一个为Q比特的内存地址，内存地址[(Q‑1):0]，其具有卷标内存地址[(Q‑1):(Q‑X)]以及索引内存地址[(Q‑X‑1):J]。Q是至少为(N+J+X‑1)的整数。在第一模式之下，组选取逻辑使用索引以及卷标的最低有效比特选取一个组，比较逻辑把卷标中除了最低有效比特之外的所有比特对照于所选取组中的每一卷标中除了最低有效比特之外的所有比特，并且若对照结果为匹配则标示为命中，若反之，则分配逻辑分配至所选取的组。在第二模式之下，组选取逻辑使用索引选取二个组，比较逻辑把卷标对照于所选取的二组中的每一个卷标，并且若对照结果为匹配则标示为命中，若反之，则分配至所选取的二组中的其中一组。

【技术实现步骤摘要】
201510796862

【技术保护点】
一种高速缓存存储器，用于存储2^J字节的高速缓存线，J为大于3的整数，该高速缓存存储器包括：一数组，该数组为2^N组且每一组具有多个卷标，每一卷标为X比特，其中N以及X都是大于5的整数；一输入端，该输入端接收Q比特的内存地址，该内存地址[(Q‑1):0]具有：一卷标内存地址[(Q‑1):(Q‑X)]；以及一索引内存地址[(Q‑X‑1):J]；其中Q是至少为(N+J+X‑1)的整数；以及其中，当操作在一第一模式之下：一组选取逻辑使用该索引以及该卷标的最低有效比特选取该数组的其中一组；一比较逻辑将卷标中除了最低有效比特之外的所有比特对照于所选取的组中的每一卷标中除了最低有效比特之外的所有比特，并在对照结果为匹配时标示为命中；以及若对照结果为不匹配则一分配逻辑分配至所选取的组；以及当操作在一第二模式之下：该组选取逻辑使用该索引选取数组的其中二组；该比较逻辑将该卷标对照于所选取的二组中的每一卷标，并在对照结果为匹配时标示为命中；以及若对照结果为不匹配则该分配逻辑分配至所选取的二组的其中一组。

【技术特征摘要】
2014.12.14 IB PCT/IB2014/0032311.一种高速缓存存储器，用于存储2^J字节的高速缓存线，J为大于3
的整数，该高速缓存存储器包括：
一数组，该数组为2^N组且每一组具有多个卷标，每一卷标为X比特，
其中N以及X都是大于5的整数；
一输入端，该输入端接收Q比特的内存地址，该内存地址[(Q-1):0]具有：
一卷标内存地址[(Q-1):(Q-X)]；以及
一索引内存地址[(Q-X-1):J]；
其中Q是至少为(N+J+X-1)的整数；以及
其中，当操作在一第一模式之下：
一组选取逻辑使用该索引以及该卷标的最低有效比特选取该数组的
其中一组；
一比较逻辑将卷标中除了最低有效比特之外的所有比特对照于所选
取的组中的每一卷标中除了最低有效比特之外的所有比特，并在对照结果为
匹配时标示为命中；以及
若对照结果为不匹配则一分配逻辑分配至所选取的组；以及
当操作在一第二模式之下：
该组选取逻辑使用该索引选取数组的其中二组；
该比较逻辑将该卷标对照于所选取的二组中的每一卷标，并在对照
结果为匹配时标示为命中；以及
若对照结果为不匹配则该分配逻辑分配至所选取的二组的其中一
组。
2.根据权利要求1所述的高速缓存存储器，其中当该高速缓存存储器从
该第二模式转换至该第一模式的时候，若是脏的则该高速缓存存储器进行写
回，并且无效该高速缓存存储器中其卷标的最低有效比特不匹配于其组的最
高有效比特的每一高速缓存线。
3.根据权利要求1所述的高速缓存存储器，其中该分配逻辑根据该卷标
比特中至少某些的一散列分配至所选取的二组的其中一组。
4.根据权利要求1所述的高速缓存存储器，其中该分配逻辑根据存储在
该高速缓存存储器中的一或多个置换比特而分配至所选取的二组的其中一
组。
5.根据权利要求1所述的高速缓存存储器，
其中该数组具有2^W路；
其中当操作在一第三模式之下：
该组选取逻辑使用该索引以及该卷标的最低有效比特选取该数组中的其
中一组；
该比较逻辑将该卷标除了最低有效比特之外的所有比特对照于所选取的
一组中的每一卷标除了最低有效比特之外的所有比特并且在比较结果为匹配
的时候标示为命中，以及
当该比较逻辑标示为不匹配的时候，该分配逻辑：
当操作在一第一模式之下，分配至所选取的一组的2^W路中的其中之一；
以及
当操作在一第二模式之下，分配至所选取的一组的2^W路中的其中一子
组，其中该2^W路的子组由一或多个内存地址[(Q-X+W):(Q-X+1)]限定。
6.根据权利要求1所述的高速缓存存储器，其中该2^N组的该数组包含
了多个实体区域，其中当操作在该第二模式之下，该组选取逻辑所选取的该
数组中的二组是在该些实体区域中的不同实体区域。
7.根据权利要求1所述的高速缓存存储器，其中当运行在包含该高速缓
存存储器的一处理器上的一新进程被侦测到的时候，该高速缓存存储器从该
第一模式转换至该第二模式。
8.根据权利要求7所述的高速缓存存储器，其中当该处理器正在运行该
新时程的时候，经由脱机分析出该高速缓存存储器在该第二模式之下执行得

\t比在该第一模式之下更有效率的时候做出一决定。
9.根据权利要求1所述的高速缓存存储器，其中当在该第一模式之下的
未命中率超过一临界值的情况被侦测到的时候，该高速缓存存储器从该第一
模式转换至该第二模式。
10.根据权利要求1所述的高速缓存存储器，其中J为6，N为11，X为
20而Q为36。
11.根据权利要求1所述的高速缓存存储器，其中每一2^N组包含了W
路，其中W是大于1的整数。
12.一种高速缓存存储器的操作方法，用于存储2^J字节的高速缓存线，
J是大于3的整数，该高速缓存存储器具有2^N组的一数组，每一组具有多
个卷标，每一卷标为X比特，N以及X都是大于5的整数，该高速缓存存储
器的操作方法包括：
接收一Q比特内存地址[(Q-1):0]，其...

【专利技术属性】
技术研发人员：道格拉斯·R·瑞德，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31