一种采用动态存储器的数字ATE实现失效转移的装置及其失效转移方法制造方法及图纸

本发明专利技术公开了一种采用动态存储器的数字ATE实现失效转移的装置及其失效转移方法，该装置包括FPGA，所述的FPGA前端连接动态存储器，尾端连接驱动器；在所述的FPGA中设有逻辑模块，所述的逻辑模块分为10块，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块。本发明专利技术克服了动态存储器响应速度慢的缺点，使得动态存储器可以应用于含有特殊指令操作的高速应用场合，将动态存储器发挥其大容量、高速特点的同时可以胜任各种灵活的操作方式，且保证运行速度和数据的连续性。

【技术实现步骤摘要】

本专利技术属于数字测试
，尤其涉及一种采用动态存储器的数字ATE实现失效转移的装置及其失效转移方法。
技术介绍
当前ATE中数字测试设备配备的存储器有两种，分为静态和动态。配备静态存储器的测试设备读写存储器非常灵活且方便，进而可以轻易实现循环、跳转、失效转移等操作，但缺点是静态存储器的容量非常有限，通常深度最大只能做到1M左右。在被测器件不断复杂的今天，静态存储器的容量渐渐无法满足测试需要，所以很多设备开始采用大容量的动态存储器。配备动态存储器的测试设备其容量可以达到大多数测试的要求，且由于动态存储器速度较高，测试的运行最大速度也得到了提升。但动态存储器应用于ATE中有一个很大的缺点，即其读写操作方式不够灵活。所谓不够灵活是指相较于静态存储器当拍写入地址当拍即可读出数据的特性，动态存储器如果想读出某个特定地址的数据需要进行数拍的操作，这对于应用多变且测试连续的ATE来说是非常不方便的，使得应用动态存储器时只能进行加一的指令操作。所以目前有些方案采取静态、动态存储器结合的方式。当需要运行的图形为单纯的加一指令且深度很大时，系统使用动态存储器进行存储和读取。当需要运行的图形为复杂的拥有多条特殊指令操作且深度较小时，系统使用静态存储器进行工作。这种方法需要硬件上即设计静态存储器又设计动态存储器，同时只有一种存储器在工作比较浪费资源。所以有些设备会采用一种可在静态模式和动态模式之间切换的存储器，该存储器本质是动态存储器，但内部集成了转换电路，在静态模式下将其转换成静态存储器的操作方式，此时芯片限制了工作频率，使用户从外部看上去就是一个拥有大容量的静态存储器。但当需要进行大深度的包含特殊指令操作的图形运行时，这两种方法就都无法胜任了。现有设备所采取的另一种方式是采用纯粹的动态存储器，在进行简单加一的图形操作时充分发挥其速度快，容量大的特点。在含有特殊指令的应用中，将工作频率限制到极低，使得动态存储器有时间进行各种特殊操作，此时存储器的各种时间上的开销相对于很低的工作频率就可以忽略不计。但这样一来在进行有特殊指令的应用时工作频会被限制，导致很多高速器件无法测试，其工作速度成为了这种方法的硬伤。
技术实现思路
专利技术目的：针对现有技术中存在的不足，本专利技术的目的是提供一种采用动态存储器的数字ATE实现失效转移的装置，使用动态存储器通过FPGA将数据处理后，使其可以应用于包含特殊指令的高速测试场合。本专利技术的另一目的是提供一种上述采用动态存储器的数字ATE实现失效转移的装置的失效转移方法技术方案：为了实现上述专利技术目的，本专利技术采用的技术方案如下：一种采用动态存储器的数字ATE实现失效转移的装置，包括FPGA，所述的FPGA前端连接动态存储器，尾端连接驱动器；在所述的FPGA中设有逻辑模块，所述的逻辑模块分为10块，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块；其中，动态存储器接口模块：用于控制动态存储器，包括对其时钟信号、时钟使能信号、命令信号、高低位屏蔽信号、地址信号、块信号、数据信号的控制，在数据出入口设有FIFO进行缓冲，以配合连续数据使用；前级数据控制模块：根据译码模块返回的信息控制数据的去向，正常状态下数据送至主缓存区，遇到特殊指令时根据需要将数据送至副缓存区；主缓存区前级FIFO或副缓存区前级FIFO：将动态存储器过来的133M数据转为内部用100M数据。同时消除前级数据产生的不连续；主缓存区译码模块或副缓存区译码模块：从传来的信号中分离指令和数据信号，并根据指令的内容对其它模块进行控制，数据信号继续下发至后继模块；主缓存区后级FIFO或副缓存区后级FIFO：将获得到指令和指令执行之间空出一段时间，以便另一个缓存区进行缓存时，本缓存区仍有数据连续发出，保证了数据的不间断；数据控制模块：根据译码模块送来的信息选择下一步的数据来源以及实现循环指令；比较/波形合成模块：此模块进行数据格式的合成，并负责驱动器返回的测试结果与预期数据的比较，如比较结果不匹配则产生对应的失效数据以及失效信号。所述的FPGA为ALTERA公司的EP1C6Q240C6。所述的动态存储器为ISSI公司的IS42S16800E，该存储器为同步动态存储器，容量为2M×16bits×4Banks，共128Mb。设计数据最高速率为100MHz，4通道。所述的循环指令的实现是在接受到译码模块的信息后，在循环指令的当拍将数据锁存下来并重复送出，根据译码模块给定的循环次数进行循环操作，此时前级FIFO的读取将会停止，只进行写入，如果写满则动态存储器的读取将会停止，直到检测到FIFO中再次有了一定的空间。所述的采用动态存储器的数字ATE实现失效转移的装置的实现失效转移方法，失效转移指令从动态存储器读出后，默认进入主缓存区，在主缓存区译码模块被识别后，获取其如果失效则跳转的位置，并告诉存储器跳转到其位置并向副缓存区进行缓存。所述的失效转移指令为判断当拍测试结果是否失效，如果失效则跳转到指定位置重新执行，直至再次回到该指令再次判断失效，如果合格则继续往下进行，如果失效则再次返回指定位置重新执行，该返回操作直至上限次数后，在失效转移指令当拍被认为测试失效，产生相应的失效信号以及中断信号。该方法主要由FPGA来实现，原理是在FPGA中开辟两块缓存区域，称作主缓存区和副缓存区，在正常工作时只使用主缓存区进行数据缓存，当主缓存区的前端发现有特殊指令时，副缓存区立即进行特殊指令可能要用到的数据的相关准备，在准备期间主缓存区仍有数据可以进行传输，确保了数据的连续性，同时给动态存储器准备数据提供了时间。当主缓存区中特殊指令从出口被输出时，根据指令需要，可以选择继续输出主缓存区的数据，或是输出副缓存区中特殊指令指向的目的数据。这样从应用角度上来说就实现了使用动态存储器进行特殊指令操作且不用牺牲速度的目的。有益效果：与现有的技术相比，本专利技术提供的方法克服了动态存储器响应速度慢的缺点，使得动态存储器可以应用于含有特殊指令操作的高速应用场合，将动态存储器发挥其大容量、高速特点的同时可以胜任各种灵活的操作方式，且保证运行速度和数据的连续性，为一些需要高速、大容量且图形复杂的高端被测器件测试提供了可能性。附图说明图1是采用动态存储器的数字ATE实现失效转移装置的结构示意图；图2是失效转移的方法的流程图。具体实施方式下面结合具体附图对本专利技术做进一步的说明。如图1所示，一种采用动态存储器的数字ATE实现失效转移的装置，主要通过FPGA中的逻辑实现，FPGA前端连接动态存储器，尾端连接驱动器，其逻辑模块主要分为10块如图1所示，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块。其中，FPGA采用ALTERA公司的EP1C6Q240C6，动态存储器采用ISSI公司的IS42S16800E，该存储器为同步动态存储器（SDRAM），容量为2M×16bits×4Banks，共12本文档来自技高网...

【技术保护点】
一种采用动态存储器的数字ATE实现失效转移的装置，其特征在于，包括FPGA，所述的FPGA前端连接动态存储器，尾端连接驱动器；在所述的FPGA中设有逻辑模块，所述的逻辑模块分为10块，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块；其中，动态存储器接口模块：用于控制动态存储器，包括对其时钟信号、时钟使能信号、命令信号、高低位屏蔽信号、地址信号、块信号、数据信号的控制，在数据出入口设有FIFO进行缓冲，以配合连续数据使用；前级数据控制模块：根据译码模块返回的信息控制数据的去向，正常状态下数据送至主缓存区，遇到特殊指令时根据需要将数据送至副缓存区；主缓存区前级FIFO或副缓存区前级FIFO：将动态存储器过来的133M数据转为内部用100M数据；同时消除前级数据产生的不连续；主缓存区译码模块或副缓存区译码模块：从传来的信号中分离指令和数据信号，并根据指令的内容对其它模块进行控制，数据信号继续下发至后继模块；主缓存区后级FIFO或副缓存区后级FIFO：将获得到指令和指令执行之间空出一段时间，以便另一个缓存区进行缓存时，本缓存区仍有数据连续发出，保证了数据的不间断；数据控制模块：根据译码模块送来的信息选择下一步的数据来源以及实现循环指令；比较/波形合成模块：此模块进行数据格式的合成，并负责驱动器返回的测试结果与预期数据的比较，如比较结果不匹配则产生对应的失效数据以及失效信号。...

【技术特征摘要】
1.一种采用动态存储器的数字ATE实现失效转移的装置，其特征在于，包括FPGA，所述的FPGA前端连接动态存储器，尾端连接驱动器；在所述的FPGA中设有逻辑模块，所述的逻辑模块分为10块，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块；其中，动态存储器接口模块：用于控制动态存储器，包括对其时钟信号、时钟使能信号、命令信号、高低位屏蔽信号、地址信号、块信号、数据信号的控制，在数据出入口设有FIFO进行缓冲，以配合连续数据使用；前级数据控制模块：根据译码模块返回的信息控制数据的去向，正常状态下数据送至主缓存区，遇到特殊指令时根据需要将数据送至副缓存区；主缓存区前级FIFO或副缓存区前级FIFO：将动态存储器过来的133M数据转为内部用100M数据；同时消除前级数据产生的不连续；主缓存区译码模块或副缓存区译码模块：从传来的信号中分离指令和数据信号，并根据指令的内容对其它模块进行控制，数据信号继续下发至后继模块；主缓存区后级FIFO或副缓存区后级FIFO：将获得到指令和指令执行之间空出一段时间，以便另一个缓存区进行缓存时，本缓存区仍有数据连续发出，保证了数据的不间断；数据控制模块：根据译码模块送来的信息选择下一步的数据来源以及实现循环指令；比较/波形合成模块：此模块进行数据格式的合成，并负责驱动器返回的测试结果与预期数据的比较，如比较结果不匹配则产生对应的失效数据以及失效信...

【专利技术属性】
技术研发人员：高爽，王浩，
申请(专利权)人：上海旻艾信息科技有限公司，
类型：发明
国别省市：上海;31