一种采用动态存储器的数字ATE实现失效转移的装置及其失效转移方法制造方法及图纸

本发明专利技术公开了一种采用动态存储器的数字ATE实现失效转移的装置及其失效转移方法，该装置包括FPGA，所述的FPGA前端连接动态存储器，尾端连接驱动器；在所述的FPGA中设有逻辑模块，所述的逻辑模块分为10块，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块。本发明专利技术克服了动态存储器响应速度慢的缺点，使得动态存储器可以应用于含有特殊指令操作的高速应用场合，将动态存储器发挥其大容量、高速特点的同时可以胜任各种灵活的操作方式，且保证运行速度和数据的连续性。

【技术实现步骤摘要】

本专利技术属于数字测试
，尤其涉及一种采用动态存储器的数字ATE实现失效转移的装置及其失效转移方法。
技术介绍
当前ATE中数字测试设备配备的存储器有两种，分为静态和动态。配备静态存储器的测试设备读写存储器非常灵活且方便，进而可以轻易实现循环、跳转、失效转移等操作，但缺点是静态存储器的容量非常有限，通常深度最大只能做到1M左右。在被测器件不断复杂的今天，静态存储器的容量渐渐无法满足测试需要，所以很多设备开始采用大容量的动态存储器。配备动态存储器的测试设备其容量可以达到大多数测试的要求，且由于动态存储器速度较高，测试的运行最大速度也得到了提升。但动态存储器应用于ATE中有一个很大的缺点，即其读写操作方式不够灵活。所谓不够灵活是指相较于静态存储器当拍写入地址当拍即可读出数据的特性，动态存储器如果想读出某个特定地址的数据需要进行数拍的操作，这对于应用多变且测试连续的ATE来说是非常不方便的，使得应用动态存储器时只能进行加一的指令操作。所以目前有些方案采取静态、动态存储器结合的方式。当需要运行的图形为单纯的加一指令且深度很大时，系统使用动态存储器进行存储和读取。当需要运行的图形为复杂本文档来自技高网...

【技术保护点】
一种采用动态存储器的数字ATE实现失效转移的装置，其特征在于，包括FPGA，所述的FPGA前端连接动态存储器，尾端连接驱动器；在所述的FPGA中设有逻辑模块，所述的逻辑模块分为10块，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块；其中，动态存储器接口模块：用于控制动态存储器，包括对其时钟信号、时钟使能信号、命令信号、高低位屏蔽信号、地址信号、块信号、数据信号的控制，在数据出入口设有FIFO进行缓冲，以配合连续数据使用；前级数据控制模块：根...

【技术特征摘要】
1.一种采用动态存储器的数字ATE实现失效转移的装置，其特征在于，包括FPGA，所述的FPGA前端连接动态存储器，尾端连接驱动器；在所述的FPGA中设有逻辑模块，所述的逻辑模块分为10块，分别为：动态存储器接口模块、前级数据控制模块、主缓存区前级FIFO、主缓存区译码模块、主缓存区后继FIFO、副缓存区前级FIFO、副缓存区译码模块、副缓存区后继FIFO、数据控制模块、比较/波形合成模块；其中，动态存储器接口模块：用于控制动态存储器，包括对其时钟信号、时钟使能信号、命令信号、高低位屏蔽信号、地址信号、块信号、数据信号的控制，在数据出入口设有FIFO进行缓冲，以配合连续数据使用；前级数据控制模块：根据译码模块返回的信息控制数据的去向，正常状态下数据送至主缓存区，遇到特殊指令时根据需要将数据送至副缓存区；主缓存区前级FIFO或副缓存区前级FIFO：将动态存储器过来的133M数据转为内部用100M数据；同时消除前级数据产生的不连续；主缓存区译码模块或副缓存区译码模块：从传来的信号中分离指令和数据信号，并根据指令的内容对其它模块进行控制，数据信号继续下发至后继模块；主缓存区后级FIFO或副缓存区后级FIFO：将获得到指令和指令执行之间空出一段时间，以便另一个缓存区进行缓存时，本缓存区仍有数据连续发出，保证了数据的不间断；数据控制模块：根据译码模块送来的信息选择下一步的数据来源以及实现循环指令；比较/波形合成模块：此模块进行数据格式的合成，并负责驱动器返回的测试结果与预期数据的比较，如比较结果不匹配则产生对应的失效数据以及失效信...

【专利技术属性】
技术研发人员：高爽，王浩，
申请(专利权)人：上海旻艾信息科技有限公司，
类型：发明
国别省市：上海;31