动态功率节省存储器架构制造技术

本发明专利技术涉及一种存储器，其包括多个接口端口。所述存储器还包括至少两个子阵列，其每一者具有所述存储器的所有位线的例项和所述存储器的字线的一部分。所述存储器具有共同解码器，其耦合到所述子阵列且经配置以控制所述字线中的每一者。所述存储器还包括耦合到所述接口端口中的每一者的多路复用器。所述多路复用器经配置以基于在所述接口端口中的一者或一者以上处所接收的存储器单元的地址而引起对所述子阵列中的一者的选择。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及存储器架构，且更特定来说涉及减小动态功率消耗的存储器 架构。
技术介绍
存储器将支持基础结构中的一者提供到现代计算机和电子装置。随着每单位面积 存储器容量和密度增加，较小装置已大体变得更能够进行复杂和强大的处理，例如音频、视 频、图形等的处理。许多此类较小装置作为独立、手持式装置而存在，例如移动电话、个人数 字助理(PDA)等。因为大部分(如果非所有)手持式装置使用电池提供主要装置电力而操 作，所以功率管理在任何手持式装置设计过程(包括将用于此类装置中的存储器的设计) 中具有高优先权。图1为说明标准半导体装置10的图式。半导体装置10为集成式芯片装置，其含 有双处理器-处理器100和101，和芯片上存储器102到105。当设计半导体装置10时，常 常首先在计算机辅助设计环境中计划各种栅极和组件。在半导体制造商实际开始制造半 导体装置10之前产生映射和光刻计划。对设计来说重要的一项考虑为每一组件在半导体 材料内的物理占据面积或覆盖面积。此项考虑影响半导体装置10的大小和总平面布置图 (floor plan)。平面布置图大体被认为是由半导体装置10的组合组件所占据的物理蓝图 或总覆盖面积。半导体装置10由电池106供电。因此，半导体装置10可为例如移动电话、PDA、手 持式装置等若干不同装置内的多种不同专用处理系统。如上所提及，设计半导体装置10时 的另一考虑为包括存储器102到105的每一嵌入式构成组件的功率消耗特性。此类嵌入式存储器所消耗的功率通常经测量为动态或有效功率与备用或静态功 率的组合。备用/静态功率大体被认为是切断状态的电流漏泄，其即使在装置被认为切断 时也出现。尽管静态功率过去常常为手持式或移动产业中的问题，但其已大体经由上部开 关(head switch)和底部开关(foot switch)的使用而受到控制。然而，作为基于应用与 存储器的交互的功率消耗的动态功率仍被认为是可实现功率节省的领域。因为动态功率与 特定应用存取存储器的方式有关，所以常常提示仔细调谐和控制以便使功率降低。
技术实现思路
本专利技术的各种代表性实施例涉及存储器组件，其经配置以减小动态功率消耗。一 种存储器组件包括存储器接口，其用于输入/输出通信；解码器，其耦合到所述存储器接 口 ；至少两个存储器子阵列，其包括存储器单元；位线和字线；以及若干多路复用器，其耦 合到所述存储器接口。为了实现功率减小，所述存储器架构经修改以使得每一子阵列包括 专用于所述存储器组件的所有位线的例项和专用于所述存储器的所有字线的一部分。因为 位线的长度受每一子阵列中的字线的数目影响，所以当小于整个数目的字线包括于每一子 阵列中时位线较短地结束。缩短的位线减小电容，此减小动态功率消耗。多路复用器用于基于在存储器接口处所接收的地址的至少一部分辅助对正确子阵列的选择。本专利技术的代表性实施例涉及存储器，其包括多个接口端口和至少两个子阵列，所 述子阵列每一者具有存储器的所有位线的例项和存储器的所有字线的一部分。存储器还包 括解码器，其耦合到所述子阵列且其经配置以控制字线。存储器具有多路复用器，其耦合到 所述多个接口端口中的每一者和所述解码器。所述多路复用器可操作以基于所接收的存储 器单元地址的至少一部分引起对适当子阵列的选择。本专利技术的额外代表性实施例涉及用于制造存储器的方法，其包括形成各具有多 个存储器单元的至少两个子阵列；将解码器耦合于子阵列中的每一者之间；在子阵列中的 每一者中形成一组位线，其中每一组具有存储器可存取的位线总数的例项；以及在在一端 处耦合到所述解码器的子阵列中的每一者中形成若干字线。每一子阵列中的字线的数目小 于经提供用于存储器中的所有字线。所述方法还包括形成一个或一个以上多路复用器，其 耦合到所述解码器且经配置以基于存储器地址信息促进对适当子阵列的选择。本专利技术的其它代表性实施例涉及存储器，所述存储器由以下各者构成存储器接 口 ；解码器，其耦合到所述存储器接口 ；第一存储器块，其耦合到所述解码器且包括存储器 的所有位线的第一例项和存储器的一组所有字线的第一部分；以及第二存储器块，其耦合 到所述解码器且包括所有位线的第二例项和所述组所有字线的第二部分。所述存储器还包 括选择器，其耦合到所述存储器接口且经配置以响应于在所述存储器接口处所接收的信息 促进对第一存储器块或第二存储器块中的一者的选择。前述内容已相当广泛地概括本专利技术的特征和技术优点以便可更好地理解以下的 本专利技术的详细描述。下文中将描述本专利技术的额外特征和优点，其形成本专利技术的权利要求书 的标的物。所属领域的技术人员应了解，所揭示的概念和特定实施例可易于用作修改或设 计用于实行本专利技术的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此类 等效构造并不脱离如在所附权利要求书中阐述的本专利技术的精神和范围。当结合附图考虑 时，将从以下描述更好地理解据信为本专利技术的特性的新颖特征(关于其组织与操作方法两 者)连同其它目标和优点。然而，应明确地理解，各图中的每一者仅为说明和描述的目的而 提供，且并不希望作为本专利技术的限制的定义。附图说明为了更全面地理解本专利技术，现参考结合附图展开的以下描述，附图中图1为说明标准半导体装置的图；图2为说明标准存储器的框图；图3为说明另一标准存储器的框图；图4为说明根据本专利技术的教示所配置的存储器的框图；图5为说明根据本专利技术的教示所配置的另一存储器的框图；图6为比较标准存储器与根据本专利技术的教示所配置的存储器的一个实施例的动 态功率的曲线；以及图7为说明用于实施本专利技术的教示的一个实施例的实例块的流程图。具体实施例方式存储器中的动态功率经测量为以某一速率切换的位线的电容、存储器的电源电压 或摆动电压和操作的频率(即，实际上切换位线的频率)的组合。存储器的动态功率可由 以下公式表示Pdyn = CV2 α(1)其中“C”为以速率“ α ”切换的总电容，“f”为操作的频率，且“V”为存储器结构 的电源电压。因此，为了减小存储器结构中的动态功率，可减小C、V、f或α中的任一者。减小电压、频率或速率将减小动态功率。然而，减小电压、频率或速率也降低性能。 因而，减小电容被视为更有益的解决方案。因为位线的长度决定所述位线的电容，所以电容 可通过缩短位线来减小。现转到图2，展示说明标准存储器20的框图。所述存储器20包含预 解码器201、解码器203以及子阵列204-1和204-2。子阵列204-1具有位线 205-1-205-Μ/2 和字线 206-1-206-Ν。存储器单元 207_[1，1]_207_[Ν，Μ/2]在 位线205-1-205-Μ/2与字线206-1-206-Ν中的每一者的相交处。类似地，子阵列204-2包含位于位线205-(Μ/2+1) -205-Μ与字线206-1-206-Ν的相交处的存储器单 元 207-[1，(Μ/2+1)]-207-[Ν, Μ]。解码器 203 包括字线驱动器 202-1-202-Ν，其将 在读取和写入处理期间驱动字线206-1-206-Ν中的一选定者。类似地，位线驱动器 208-1-208-Μ/2和208-(ΜΛ+1)-208-Μ在读取和写入处理期间驱动位线205-1-205-Μ/2和205-(Μ/2+1)-20本文档来自技高网...

【技术保护点】
一种存储器，其包含：　　多个接口端口；　　至少两个子阵列，所述至少两个子阵列中的每一者包含所述存储器的所有多条位线的例项和所述存储器的多条字线的一部分；　　解码器，其耦合到所述至少两个子阵列和所述多个输入／输出端口，所述解码器经配置以控制所述多条字线；以及　　多路复用器，其耦合到所述多个输入／输出端口中的每一者，其中所述多路复用器可操作以基于在所述多个接口端口中的一者或一者以上处所接收的存储器单元的地址而引起对所述至少两个子阵列中的一者的选择。

【技术特征摘要】
【国外来华专利技术】US12/163,2332008年6月27日1.一种存储器，其包含 多个接口端口；至少两个子阵列，所述至少两个子阵列中的每一者包含所述存储器的所有多条位线的 例项和所述存储器的多条字线的一部分；解码器，其耦合到所述至少两个子阵列和所述多个输入/输出端口，所述解码器经配 置以控制所述多条字线；以及多路复用器，其耦合到所述多个输入/输出端口中的每一者，其中所述多路复用器可 操作以基于在所述多个接口端口中的一者或一者以上处所接收的存储器单元的地址而引 起对所述至少两个子阵列中的一者的选择。2.根据权利要求1所述的存储器，其中所述部分包含所述存储器的所述多条字线的一半。3.根据权利要求1所述的存储器，其进一步包含预解码器，其耦合于所述多个接口端口与所述解码器之间，其中所述预解码器处理用 于所述解码器的操作的所述信息。4.根据权利要求1所述的存储器，其中所述多个接口端口中的所述一者或一者以上中 的每一者包含以下各项中的至少两者地址端口 ； 时钟端口 ； 读取端口 ；以及 写入端口。5.根据权利要求1所述的存储器，其中所述至少两个子阵列、所述解码器和所述多路 复用器的物理配置提供所述存储器的大体上正方形的占据面积。6.根据权利要求1所述的存储器，其中所述多条字线小于可由所述存储器寻址的字线 的总数。7.根据权利要求1所述的存储器，其中所述地址的一组最高有效位(MSB)由所述多路 复用器使用以选择所述至少两个子阵列中的所述一者。8.根据权利要求7所述的存储器，其中所述组MSB是基于所述至少两个子阵列中的所 述多条字线的所述部分来选择。9.根据权利要求7所述的存储器，其中所述组MSB包含特定来说识别所述至少两个子 阵列之间的转变点的最小数目的MSB。10.一种用于制造具有减小的动态功率消耗的存储器的方法，所述方法包含 形成各具有多个存储器单元的至少两个子阵列；将共同解码器耦合到所述至少两个子阵列中的每一者；在所述两个子阵列中的每一者中形成一组位线，其中每一所述组包含所述存储器可存 取的位线的总数的例项；在所述两个子阵列中的每一者中形成一数目的字线，所述数目的字线中的每一者在 一端处耦合到所述共同解码器，其中所述数目小于被提供用于所述存储器中的所有所述字 线；以及形成经配置以基于地址信息促进对所述至少两个子阵列中的一者的选择的一个或一个以上多路复用器。11.根据权利要求10所述的方法，其进一步包含形成存储器接口以接收输入且发射输出，其中所述地址信息经由所述存储器接口接收。12.根据权利要求11所述的方法，其中形成所述存储器接口包含 形成以下各项中的至少两者地址端口 ； 时钟端口 ； 读取端口 ；以及 写入端口。...

【专利技术属性】
技术研发人员：哈里·拉奥，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US