用于在电子存储器操作中动态功率节省的系统与方法技术方案

本申请涉及用于在电子存储器操作中动态功率节省的系统与方法。在电子存储器中通过将所述存储器的部分分段且取决于所述存储器将被存取的位置而仅启用某些存储器部分来实现功率降低。在一个实施例中，使用锁存中继器将位线分段以控制关于超过第一片段的片段的地址选择。在一个实施例中，允许所述锁存中继器在完成存储器读取/写入循环时保持在其操作/非操作状态中。此情况接着避免当在连续循环上存取同一片段时的连续启用脉冲。

【技术实现步骤摘要】
本申请为专利技术名称为“用于在电子存储器操作中动态功率节省的系统与方法”的原中国专利技术专利申请的分案申请。原申请的中国申请号为200980114380.9；原申请的申请日为2009年4月8号，其国际申请号为PCT/US2009/039913。
本案涉及电子存储器操作，且更具体来说，涉及用于降低存储器操作中的功率消耗的系统与方法。
技术介绍
功率消耗是电子存储器操作中所关注的问题。功率消耗分为两个类别，即，备用功率与动态功率。在备用或静止模式中，存储器使用最小功率，因为读取操作与写入操作两者均未发生。在存取存储器以用于读取和/或写入的切换期间发生动态功率消耗。可通过限制切换频率和/或减小线路电容来降低存储器功率消耗，因为：P＝CV2fA其中P＝动态功率；C为线路电容；V为施加至所操作的线路的电压；f为存储器存取的频率；且A为活动因子(activity factor)，即，随着系统循环通过读取和写入的切换的数目。常常，通过将存储器划分成组(bank)并接着一次仅启用一组来管理存储器功率消耗。建立组的一个原因是为了减小所切换的电容的量，以及减少切换活动，而这又降低动态功率。频率通常并不非常可控制，因为需要以高频率操作存储器。减小操作的电压是降低动态功率的非常有力的技术，因为产生“立方”效应，其伴随频率的降低。然而，降低电压影响性能。限定信号的摆幅也降低动态功率，但这种设计是复杂的。减小活动因子(每一循环的切换事件)是降低动态功率的另一有效技术并且依赖于时钟门控、逻辑优化以及电路设计技术(分组(banking)是一个好例子)。除此之外，信号(时间、逻辑以及物理)的适当屏蔽导致动态功率节省，尤其在宽总线结构中。本专利技术胜过所有这些技术。
技术实现思路
在电子存储器中通过将位线分段且取决于存储器将被存取的位置而仅启用某些位线片段来实现功率降低。在一个实施例中，由锁存中继器(latch repeater)将位线分段以控制关于超过第一片段的片段的地址选择。在一个实施例中，允许锁存中继器在完成存储器读取/写入循环时保持在其操作/非操作状态中，以保持其片段的状态。此情况接着避免当在连续循环上存取同一片段时的连续启用脉冲。在一个实施例中，揭示一种存储器，其具有用于对存储器进行数据存取的至少一个分段位线以使得所述位线具有由锁存中继器驱动的若干片段。在一个实施例中，通过存储器地址的某些位来控制锁存中继器的启用/停用状态。在一个实施例中，布置用于功率降低的存储器操作，以便将某些区段分段以使得针对某些存储器存取，轮询少于全部的所述存储器。在任何存储器轮询循环期间，有可能取决于经存取的地址而仅启用必要的存储器片段。以上已相当广泛地概述了本案的特征与技术优势，以便可更好地理解以下的“实施方式”。将在下文中描述形成权利要求的标的物的额外特征与优势。所属领域技术人员应了解，所揭示的概念和具体实施例可容易用作修改或设计用于执行本案的相同目的的其它结构的基础。所属领域技术人员也应认识到，所述等效构造并不偏离如在附加权利要求中所阐述的本专利技术的精神和范围。当结合附图考虑时，将从以下描述更好地理解被视为本案的特性的新颖特征(均关于其组织及操作方法)以及其它目标与优势。然而，应确切地理解，仅为说明和描述的目的而提供诸图中的每一图，并且诸图中的每一图并不打算作为本专利技术的限制的定义。附图说明图1为说明现有技术一般存储器的框图。图2为说明使用至少一个锁存中继器的分段位线的框图。图3为展示用于图2的实施例中的锁存中继器的一个实施例的电路图。图4为展示可有利地使用本专利技术的实施例的示例性无线通信系统的框图。具体实施方式为了更完全地理解本案，现参看结合附图进行的以下描述。图1说明现有技术一般存储器10。此存储器可为(例如)SRAM、DRAM、MRAM，或其它存储器类型。存储器10通常使用预解码器(例如，预解码器11)和解码器(例如，解码器13)来构建。存储器阵列12和14是包含若干存储器单元的阵列。存储器阵列12、14由可用于读取和/或写入的许多全局位线(global bit line)(15是一个例子)组成。存储器根据存储器的大小(位线的长度)和功率消耗动态功率，如上文所论述。位线的电容C主要通过制造技术来确定且大致为每一微米0.25毫微微法拉(femto farrad)。因此，300微米位线将具有与之相关联的75毫微微法拉的电容。因此，75fF的电容将是由切换产生的最小电容。如将论述的，降低功率消耗可通过选择性地变化针对给定存储器存取被启动的存储器元件的数目来实现。图2展示本案的在存储器20内使用至少一个锁存中继器30-A、30-B、30-C的一个实施例。锁存中继器30-A、30-B、30-C可用于将全局位线分裂成分段位线25，从而允许针对一些存储器循环有效地减小位线的有效长度并因此减小电容。电容的减小导致存储器功率消耗的总体降低。锁存中继器解码器23取决于哪个存储器阵列元件将被存取而控制在任一给定时间启动哪个(哪些)锁存中继器30-A、30-B、30-C。锁存解码器驱动器(latch decoder driver)22-A、22-B及22-C提供于锁存中继器解码器23内。锁存解码器驱动器22-A、22-B及22-C将中继器30-A、30-B、30-C锁存为在给定时间接通。解码器驱动器22-A、22-B、22-C可在任何时间启用仅一个锁存中继器或多个锁存中继器30-A、30-B、30-C。在所展示的实施例中，存储器阵列和全局位线经划分成四个区段，并且位线片段由三个锁存中继器30-A、30-B及30-C分开。此实施例中用于区段1的位线片段始终接通且因此在用于区段1的分段位线25内锁存中继器并非必要的。为了存取区段2中的存储器元件，必须启动锁存中继器30-A。同样，锁存中继器30-B控制对区段3的存储器存取而锁存中继器30-C控制对区段4的存储器存取。尽管图2展示四个区段，但毫无疑问，可取决于使用者的需要而将存储器划分成任何数目的区段。位线电容的减小可使用此分区段方法来达成。举例来说，如果对区段1进行存取，那么解码器驱动器(例如，22-A)被切断，且因此仅产生直至锁存中继器30-A的位线的电容。如果对区段2的存储器存取是所要的，那么解码器驱动器22-A将启动锁存中继器30-A并且线路电容将增加。当解码器驱动器22-B和/或22-C分别启动锁存中继器30-B、30-C以用于存取区段3或4时，对区段3和4本文档来自技高网...

【技术保护点】
一种存储器，其包含：位线，其用于对沿着所述位线的所述存储器的存储器元件进行数据存取；和多个锁存中继器，其耦合到所述位线且将所述位线划分为一连串的位线分段，所述锁存中继器经配置以在存储器存取期间选择性地断开所述位线的部分以减少所述位线的长度。

【技术特征摘要】
2008.04.24 US 12/108,6081.一种存储器，其包含：
位线，其用于对沿着所述位线的所述存储器的存储器元件进行数据存取；和
多个锁存中继器，其耦合到所述位线且将所述位线划分为一连串的位线分段，所
述锁存中继器经配置以在存储器存取期间选择性地断开所述位线的部分以减少所
述位线的长度。
2.根据权利要求1所述的存储器，其进一步包含：
锁存中继器解码器，其经配置以通过解码所述存储器存取的存储器地址来控制所
述锁存中继器以选择将要被断开的所述位线的所述部分。
3.根据权利要求2所述的存储器，其进一步包含：
解码器驱动器，其经配置以响应于接收到来自所述锁存中继器解码器的控制信号
来驱动所述锁存中继器。
4.根据权利要求3所述的存储器，其中所述解码器驱动器包括反相器。
5.根据权利要求3所述的存储器，其中所述锁存中继器通过限定符来进一步控制，所
述限定符选自以下列表：读取启用信号；和写入启用信号。
6.根据权利要求5所述的存储器，其中解码器驱动器包括逻辑门，该逻辑门将来自所
述锁存中继器的所述控制信号和所述限定符结合。
7.根据权利要求2所述的存储器，进一步包含：
锁存器，其经配置以用于跨越多次存取而维持所述锁存中继器的状态。
8.根据权利要求1所述的存储器，进一步包含：
多个存储器区段，其沿着所述位线可存取，其中所述区段中的每一者通过启用
所述位线的对应长度可存取。
9.一种用于降低存储器中的线延迟的方法，所述方法包含：
当将要被截短的位线的部分不需...

【专利技术属性】
技术研发人员：哈利·拉奥，朴东奎，穆罕默德·哈桑·阿布拉赫马，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US