半导体存储装置和包括其的存储系统制造方法及图纸

一种半导体存储装置包括：多个字线，所述多个字线中的每个连接至多个存储器单元；行控制单元，适于在目标激活模式期间顺序地激活和预充电对应于目标地址的字线和预定（N）数目个相邻字线；以及模式退出控制单元，适于在目标激活模式期间对由行控制单元进行的激活操作的数目计数，以判断是否从目标激活模式退出。

【技术实现步骤摘要】
【专利摘要】一种半导体存储装置包括：多个字线，所述多个字线中的每个连接至多个存储器单元；行控制单元，适于在目标激活模式期间顺序地激活和预充电对应于目标地址的字线和预定（N）数目个相邻字线；以及模式退出控制单元，适于在目标激活模式期间对由行控制单元进行的激活操作的数目计数，以判断是否从目标激活模式退出。【专利说明】半导体存储装置和包括其的存储系统相关申请的交叉引用本申请要求于2013年6月17日提交的韩国专利申请第10-2013-0069152号的优先权,其全部内容通过引用并入本文中。
本专利技术的示例性实施例涉及半导体设计技术，且更具体而言涉及用于防止因字线干扰导致劣化的半导体存储装置、所述半导体存储装置的操作方法、以及包括所述半导体存储装置的存储系统。
技术介绍
随着存储器的集成度提高，存储器(诸如DRAM)中所包括的字线之间的空间减小。随着字线之间的空间减小，相邻字线之间的耦合效应可能增加。 同时，每当将数据输入至存储器单元和从存储器单元输出数据时，在激活状态与去激活状态之间触发字线。如上文所述，由于相邻字线之间的耦合效应可能增加，因此连接到与频繁激活的字线相邻的字线的存储器单元的数据可能劣化。此现象称为字线干扰或字线击打(word line hammer)0由于字线干扰,存储器单元的数据可能在要刷新的存储器单元的预期保持时间内劣化。 图1是示出DRAM中所包括的单元阵列的一部分的图，用于解释字线干扰。 在图1中，“WLL”对应于频繁激活的字线，其具有大量激活次数(或高激活频率)。此外，“WLL-1”和“WLL+1”对应于相邻字线，其相邻于所述频繁激活的字线WLL安置。此外，“CL”表示与所述频繁激活的字线WLL连接的存储器单元，“CL-1”表示与相邻字线WLL-1连接的存储器单元，“CL+1”表示与相邻字线WLL+1连接的存储器单元。存储器单元CL、CL-1和CL+1分别包括单元晶体管TL、TL-1和TL+1以及单元电容器CAPL、CAPL_1和CAPL+1。用于参考，“BL”和“BL+1 ”表示位线。 当所述频繁激活的字线WLL被激活或去激活时，相邻字线WLL-1和WLL+1的电压由于字线WLL、WLL-1和WLL+1当中发生的耦合现象而增加或减小。因此，充入单元电容器CAPL-1和CAPL+1中的电荷量受影响，使得存储器单元CL-1和CL+1的数据可能劣化。 此外，由于字线在激活状态与去激活状态之间触发时产生的电磁波将电子引入至与相邻字线连接的存储器单元的单元电容器中或从所述单元电容器将电子放电，因此数据可能劣化。
技术实现思路
各种实施例针对可将连接至与具有大量激活次数(或高激活频率)的字线相邻的字线的存储器单元刷新的半导体存储装置、所述半导体存储装置的操作方法、以及包括所述半导体存储装置的存储系统。 此外，各种实施例针对可在不施加单独的地址的情况下将连接至与具有大量激活次数(或高激活频率)的字线相邻的字线的存储器单元刷新的半导体存储装置、所述半导体存储装置的操作方法、以及包括所述半导体存储装置的存储系统。 在一个实施例中，一种半导体存储装置可包括:多个字线，所述多个子线中的每个连接至多个存储器单元；行控制单元，适于在目标激活模式期间顺序地激活和预充电对应于目标地址的字线和预定(N)数目个相邻字线；以及模式退出控制单元，适于在目标激活模式期间对由行控制单元进行的激活操作的数目计数，以判断是否从目标激活模式退出。 在一个实施例中，一种存储系统可包括:存储器控制器，适于传输用于进入目标激活模式的模式寄存器组(MRS)设定信号或目标激活命令、用于执行激活和预充电操作的激活和预充电命令、以及用于选择字线的源地址，其中，源地址被分类为激活-预充电历史满足预定条件的目标地址和激活-预充电历史不满足预定条件的正常地址；以及半导体存储装置，适于响应于MRS设定信号或目标激活命令而进入目标激活模式、在目标激活模式期间顺序地激活和预充电对应于目标地址的目标字线和预定(N)数目个相邻字线、以及通过对激活操作的数目计数而从目标激活模式退出。 在一个实施例中，一种用于操作具有多个字线的半导体存储装置的方法可包括以下步骤:通过模式寄存器组(MRS)设定或预设命令进入目标激活模式；响应于目标地址和激活命令的施加而顺序地激活和预充电对应于目标地址的目标字线和预定(N)数目个相邻字线；以及通过在目标激活模式期间对目标字线和相邻字线的激活次数计数而从目标激活模式退出。 所述方法还可包括以下步骤:接收用于选择字线的源地址；当进入目标激活模式时，将源地址分类为目标地址和正常地址；在进入目标激活模式之后，当施加正常地址和激活命令时，激活和预充电对应于正常地址的字线；以及在从目标激活模式退出之后，当施加源地址和激活命令时，激活和预充电对应于源地址的字线。 当计数数目达到N+1时，半导体存储装置可从目标激活模式退出。 所述方法还可包括以下步骤:在将源地址分类之后锁存目标地址；以及在进入目标激活模式之后，判断接收的源地址的值是否对应于被锁存的目标地址的值。 顺序地激活和预充电目标字线可包括以下步骤:第一激活动作，即，在进入动作之后，当施加激活命令时，响应于经由接收步骤而施加的源地址的值对应于目标地址的值，激活和预充电对应于目标地址的字线；在用于执行第一激活动作的时间，选择从对应于目标地址的值的源地址的值沿两个方向观看时具有顺序相邻值的N数目个地址；以及第二激活动作，即，在第一激活动作之后，当施加激活命令时，每当经由接收命令而施加的源地址的值对应于目标地址的值时，顺序地激活和预充电对应于在选择步骤中选择的N数目个地址的字线。 所述选择步骤可选择分别对应于多个字线当中的至少两个字线的至少两个地址作为所述N数目个地址，所述至少两个字线在与具有目标地址的值的源地址相对应的字线两侧物理上相邻安置。 根据以上实施例，可以将连接至与具有大量激活次数(或高激活频率)的字线相邻的字线的存储器单元刷新，由此实质上防止所述存储器单元的数据由于字线干扰而劣化。 此外，根据以上实施例，可以在不被施加单独的地址的情况下将连接至与具有大量激活次数(或高激活频率)的字线相邻的字线的存储器单元刷新，由此缩短防止所述存储器单元的数据由于字线干扰而劣化所需的时间。 【专利附图】【附图说明】 图1是说明DRAM中所包括的单元阵列的一部分的图，用于解释字线干扰。 图2是用于说明目标激活模式中的操作的时序图。 图3是说明根据本专利技术的实施例的半导体存储装置的方框图。 图4是说明图3中所示的模式退出控制单元的详细图。 图5是说明图3中所示的地址判断单元的详细图。 图6是说明图3中所示的行控制单元的详细图。 图7是说明根据本专利技术的实施例的存储系统的方框图。 图8是说明根据本专利技术的实施例的半导体存储装置的时序图。 【具体实施方式】 下面将参照附图更详细地描述各种实施例。然而，本专利技术可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。在本公开中，附图标记直接对应于在本专利技术的不同附图和实施例中相似编号的部分本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：多个字线，所述多个字线中的每个连接至多个存储器单元；行控制单元，适于在目标激活模式期间顺序地激活和预充电与目标地址相对应的字线和预定N数目个相邻字线；以及模式退出控制单元，适于在所述目标激活模式期间对由所述行控制单元进行的激活操作的数目计数，以判断是否从所述目标激活模式退出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李荣燮，金正贤，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR