本发明专利技术描述的是用于响应于终止信号电平在对于存储器的存储器输入-输出（I/O）接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。该方法包括：为存储器输入-输出（I/O）接口的终止单元设置第一终止阻抗值设置；当存储器未被存取时，将所述第一终止阻抗值设置分配给终止单元；以及响应于终止信号电平从第一终止阻抗值设置切换到第二终止阻抗值设置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例一般涉及存储器的领域。更具体，本专利技术的实施例涉及用于响应于终止信号电平在对于存储器的存储器输入-输出(I/o)接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。置量在计算机系统的典型存储器系统中，存储器控制器帮助计算机系统中存储器模块的存取。存储器模块可包括被称为列(rank)的一个或多个存储器。存储器控制器经由输A -输出(I/O)接口和传输线与存储器模块的列通信。I/O接口存在于存储器控制器端和存储器模块端。存储器控制器经由其I/O接口向列发送很多信号，包括地址信号、控制信号、时钟信号等，以从列访问数据或向列发送数据。为了列和存储器控制器之间的正确通信，在存储器控制器和/或列的I/O接口上设置终止阻抗。术语正确通信在本文中指的是在存储器模块和存储器控制器之间发送和/或接收预期数据，其中预期数据满足性能规范，例如，时序、电压余量、信号完整性等。终止阻抗的值确定在存储器控制器和列之间通信的信号质量。通常，在由存储器控制器发起的存储器存取(例如，存储器读)期间，列处I/O接口的终止阻抗被设置成一值，该值用于降低列和存储器控制器之间通信的信号上的噪声。对于双数据率3 (DDR3) I/O接口，存储器控制器仅操作上用于正被存取的列的DDR3I/0接口上的终止阻抗设置为单个有限终止值。未被存取的列的DDR3I/0接口的终止阻抗被设置为高阻抗值(通过使终止器件三态化导致的无限阻抗)作为默认终止阻抗值。使DDR3I/0接口的默认终止阻抗值为高阻抗值的一个原因是节省功耗。规范要求DDR3I/0接口具有中间抽头终止方案，该方案具有连接到电源节点的上拉终止电阻器和连 接到接地供电节点的下拉终止电阻器。这一中间抽头终止方案提供从电源节点经由下拉终止电阻器和上拉终止电阻器至接地节点的电路径。当启用中间抽头终止方案时，该电路径是功耗源。为了在列上没有存储器存取时减少DDR3I/0接口上的功耗，列的终止阻抗保持为默认的高阻抗值。这种高终止阻抗(即，无限阻抗)减少在存储器控制器和其它活动列之间通信的读取信号上的时序和电压余量。随着对较高速的存储器I/O接口的要求不断增加，例如，1600-3200百万次传输/秒(MT/s)的DDR3I/0接口速度与双数据率4 (DDR4) I/O接口的800-1600MT/S，默认的高终止阻抗值降低存储器系统的性能。附图简沭从以下给出的详细描述并从本专利技术的各实施例的附图，可更全面地理解本专利技术的实施例，然而它们不应该被理解为将本专利技术限于特定实施例，而是仅用于解释和理解。图I是根据本专利技术的一个实施例的包括存储器控制器和存储器模块的存储器系统，用于向存储器模块内的列动态提供有限终止阻抗设置。图2A是根据本专利技术的一个实施例的用于向列动态提供有限终止阻抗设置的存储器控制器。图2B是根据本专利技术的一个实施例的用于向存储器列的管芯上终止单元动态提供有限终止阻抗设置的存储器列。图3是根据本专利技术的一个实施例的用于向存储器列动态提供有限终止阻抗设置的流程图。图4是根据本专利技术的一个实施例的用于实现向存储器列提供动态存储器终止阻抗设置的方法的计算机系统。详细描沭本专利技术的实施例涉及用于响应于终止信号电平在对于存储器的存储器输入-输出(I/O)接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。在一个实施例中，存储器控制器从寄存器读取第一有限阻抗值设置并将该值设置 分配给未被存取的存储器列之一的终止单元。与当没有存储器存取时将列的高阻抗终止值作为默认值(如双数据率3 (DDR3) I/O接口的情形)相反，在本文的实施例中，将第一可编程的有限阻抗值设置分配给未被存取的列的终止单元。在一个实施例中，当终止信号电平置位时，第二终止阻抗值设置被分配给被存取的列。在本文讨论的实施例中，第一和第二终止阻抗值是可编程的。在一个实施例中，当存储器控制器发起从列之一的存储器存取，其数据被存取的列的终止单元被配置成具有第二终止阻抗值。在这一实施例中，当终止信号电平置位时，被访问的列的终止单元操作上用于将其终止阻抗值设置从第一有限可编程终止阻抗值设置转变为第二终止阻抗值设置。如下所讨论的，终止信号是管芯上的终止信号。本文的实施例导致与配置成在列的存储器存取期间从高阻抗终止值设置转变为有限阻抗终止值设置的传统架构相比，在列的存储器存取的时序和电压余量方面提高20-30%。因此，本文的实施例导致存储器系统的较高合格率(即，较少的失败部分)，因为时序余量改进了不允许动态切换其终止单元的终止阻抗值设置的存储器系统。术语动态切换在本文中指的是在不导致终止单元转变成高阻抗状态或任意其它中间阻抗状态的情况下在列的终止单元的有限阻抗值设置之间的切换。当终止信号电平从一种逻辑电平改变到另一种逻辑电平时，响应于存储器存取，直接发生从一种终止阻抗值设置至另一种终止阻抗值设置的这种切换。术语高阻抗在本文中指的是通过关闭终止单元(S卩，将终止单元设置成三态)导致的无限阻抗，导致终止单元端处的传输线上的信号全反射。在一个实施例中，I/o接口是具有终止单元的双数据率4 (DDR4)接口，该终止单元包括上拉电阻器且不包括下拉电阻器。在一个实施例中，I/O接口包括具有下拉电阻器但不具有上拉电阻器的终止单元。在本专利技术的一个实施例中，一个或多个列包括同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)、DDR4SDRAM和/或任何其他类型的随机存取存储器设备。在一个实施例中，列驻留在存储器模块中。为了不混淆本专利技术的实施例，参考具有也被称为列的一个或多个SDRAM的双列直插存储器模块(DIMM)讨论本文的实施例，其中DIMM经由DDR4I/0接口与存储器模块通信耦合。然而，以上的实施例不是限制实施例。可利用具有不同存储器模块(除DIMM外)、不具有存储器模块的存储器及其它I/O接口(例如，比DDR4I/0接口新的I/O接口)的其它实施例，而不改变本专利技术的实质。在以下描述中，讨论了许多细节以提供对本专利技术的各实施例的更透彻说明。然而，将对本领域技术人员明显的是，没有这些具体细节也可实践本专利技术的实施例。在其它实例中，以框图形式而非详细地示出了公知的结构和设备以免模糊本专利技术的实施例。注意，在实施例的相应附图中，以线表示信号。一些线可能较粗以指示更多的组成信号路径，和/或在一端或多端具有箭头以指示主要的信息流动方向。这些指示不旨在是限制性的。相反，结合一个或多个示例性实施例使用线以便于更容易理解电路和逻辑单元。出于设计需要或偏好指定的任何所表示的信号实际上可包括一个或多个信号，该信号可沿任意方向传播，且可利用任何适当类型的信号方案来实现，例如，差分对、单端等。图I是根据本专利技术的一个实施例的包括操作上用于动态设置存储器模块102i_N的可编程有限终止阻抗值的存储器控制器101的存储器系统100。在一个实施例中，存储器控制器101集成在微处理器(CPU)内。在其它实施例中，存储器控制器101是主板上的分离 的集成电路(1C)，且经由主板路由(未示出)和连接器(未示出)耦合到CPU (未示出)和存储器模块102i_N。在本专利技术的一个实施例中，存储器模块102i包括一个或多个存储器、寄存器本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.06.28 US 12/824,6981.一种方法，包括 为存储器输入-输出(I/O)接口的终止单元设置第一终止阻抗值设置； 当存储器未被存取时，将所述第一终止阻抗值设置分配给终止单元；以及响应于终止信号电平从第一终止阻抗值设置切换到第二终止阻抗值设置。2.如权利要求I所述的方法，其特征在于，设置第一终止阻抗值包括经由操作系统将存储器中的寄存器设置成具有第一终止阻抗值。3.如权利要求I所述的方法，其特征在于，所述第一终止阻抗值是默认阻抗值。4.如权利要求I所述的方法，其特征在于，所述终止信号电平是存储器的管芯上终止(ODT)信号。5.如权利要求4所述的方法，其特征在于，当ODT信号被置位时，发生从第一终止阻抗值设置值第二终止阻抗值设置的切换。6.如权利要求4所述的方法，其特征在于，当ODT信号被撤销置位时，发生将第一终止阻抗值设置分配给终止单元。7.如权利要求I所述的方法，其特征在于，还包括将第一和第二终止值设置分别设置成存储器的寄存器中的有限阻抗值。8.如权利要求I所述的方法，其特征在于，所述终止单元包括操作上导通或断开的多个上拉电阻器，且其中将第一终止阻抗值设置分配给终止单元包括导通或断开所述多个电阻器中的电阻器。9.如权利要求I所述的方法，其特征在于，所述存储器的I/O接口是存储器的双数据率4 (DDR4)接口。10.如权利要求I所述的方法，其特征在于，所述存储器驻留在存储器模块中，所述存储器模块是具有一个或多个动态随机存取存储器(DRAM)的双列直插存储器模块(DIMM)。11.如权利要求I所述的方法，其特征在于，所述存储器是动态随机存取存储器(DRAM)012.—种设备,包括 接口，操作上用于存取具有寄存器的存储器，所述寄存器具有用于所述存储器的输入-输出(I/O)接口的终止单元的第一终止阻抗值设置； 第一逻辑单元，操作上用于当存储器未被存取时，将所述第一终止阻抗值设置分配给终止单元；以及 第二逻辑单元，操作上用于响应于终止信号电平从第一终止阻抗值设置切换到第二终止阻抗值设置。13.如权利要求12所述的设备，其特征在于，所述存储器的I/O接口是存储器的双数据率 4 (DDR4)接口。14.如权利要求12所述的设备，其特征在于，所述存储器是动态随机存取存储器(DRAM)015.如权利要求12所述的设备，其特征在于，所述存储器驻留在存储器模块中，所述存储器模块是具有一个或多个动态随机存取存储器(DRAM)的双列直插存储器模块(DIMM)。16.如权利要求12所述的设备，其特...
【专利技术属性】
技术研发人员：J·A·麦考尔，K·S·贝恩斯，
申请(专利权)人：英特尔公司，
类型：
国别省市：
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