【技术实现步骤摘要】
本专利技术是有关于一种电性可抹除程式化非挥发性记忆体,且较特别的是,有关于一种除了提升及降低临界电压(threshold voltage)动作之外,尚具有一种偏压配置(bias arrangement),以修正记忆体中电荷的一种电荷陷阱记忆体(charge trapping memory)。
技术介绍
熟知使用电荷(charge)储存结构的电性可抹除程式化非挥发性记忆体(electrically programmable and erasable non-volatile memory)技术的EEPROM及快闪记忆体(flash memory),是广泛应用在各种现代应用之中。其中,在EEPROM及快闪记忆体中,是使用多种记忆胞(memory cells)结构。当集成电路(integrated circuits,IC)的体积缩小时,因为要扩展其能力及简化其制程,所以对使用电荷陷阱介电层(charge trapping dielectriclayers)的记忆胞结构的研究,就产生极大兴趣。举例而言,使用电荷陷阱介电层的记忆胞结构,包括业界习知的NROM、SONOS、以及PHINES。这些记忆胞结构是藉由将电荷陷(trapping)在如氮化硅(silicon nitride)的电荷陷阱介电层中,而储存资料。当负电荷(negative charge)被诱陷(trapped)时,记忆胞的临界电压(threshold voltage)就会增加。藉由将负电荷从电荷陷阱层中移除,可降低记忆胞的临界电压。习知的SONOS装置是使用非常薄,例如小于3纳米(nanomete ...
【技术保护点】
一种记忆胞操作方法,该记忆胞包括一闸极、位于一基底区之内的一源极区及一汲极区、以及在该基底中位于该源极区及该汲极区之间的一通道,并且包括一上介电质、一电荷陷阱结构、以及位于该闸极及该通道之间的一下介电质,其特征在于该记忆胞操作方法包括: 应用一第一程序,以在该记忆胞中建立一低临界状态;以及应用一第二程序,以在该记忆胞中建立一高临界状态,其是包括将电子注入该电荷陷阱结构,且该第二程序是包括至少一循环,且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置,以及诱 导电子从该电荷陷阱结构中逃出的一第二偏压配置。
【技术特征摘要】
US 2004-4-26 60/565,377;US 2004-4-30 60/566,669;US1.一种记忆胞操作方法,该记忆胞包括一闸极、位于一基底区之内的一源极区及一汲极区、以及在该基底中位于该源极区及该汲极区之间的一通道,并且包括一上介电质、一电荷陷阱结构、以及位于该闸极及该通道之间的一下介电质,其特征在于该记忆胞操作方法包括应用一第一程序,以在该记忆胞中建立一低临界状态;以及应用一第二程序,以在该记忆胞中建立一高临界状态,其是包括将电子注入该电荷陷阱结构,且该第二程序是包括至少一循环,且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置,以及诱导电子从该电荷陷阱结构中逃出的一第二偏压配置。2.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第一偏压配置是诱导通道热电子注入电流。3.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第一偏压配置是诱导通道启动第二电子注入电流。4.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第一偏压配置是诱导电场辅助穿隧电子注入电流。5.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第二偏压配置是诱导在该电荷陷阱结构及该通道之间的电子穿隧。6.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第二程序包括至少三个该些循环。7.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质,具有一结合有效氧化物厚度,且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底,施加一负电压,且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。8.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质,具有一结合有效氧化物厚度,且该第二偏压配置包括当对该通道的该区中的该基底,施加一近似接地电位,并且对该源极及该汲极,施加一近似接地电位时,在该记忆胞的该闸极上,施加一负电压,且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。9.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质,具有一结合有效氧化物厚度,且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底,施加一负电压,且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为1.0±10%伏特/纳米。10.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的闸极包括工作功能高于n型多晶硅的一材料。11.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的闸极包括工作功能高于4.25eV的一材料。12.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的闸极包括工作功能高于5eV的一材料。13.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的闸极包括掺杂p型杂质的多晶硅。14.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质,具有一结合有效氧化物厚度,且该记忆胞操作方法更加包括在执行该第一及该第二程序的任何循环之前,对该记忆胞的该闸极到该通道的该区中的该基底,施加一负电压,且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。15.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲,且施加该脉冲的一时间区间是大约小于10毫秒。16.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲,且施加该脉冲的一时间区间是大约小于或等于1毫秒。17.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲,并且执行一检验动作,而且如果通过该检验动作,则再施加一第二脉冲,以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。18.根据权利要求1所述的记忆胞操作方法,其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲,并且执行一检验动作,而且如果通过该检验动作,则再施加一第二脉冲,以诱导在该电荷陷阱结构及该通道之间的电荷穿隧,接下来再施加另一可诱导电子注入的脉冲,并且执行一检验动作,而且如果通过该检验动作,则再施加另一脉冲,以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。19.一种集成电路装置,其特征在于其包括一基底;在该基底上的多数个记忆胞,其中每一该些记忆胞都具有一临界电压,而且都包括一电荷陷阱结构、一闸极、以及在该基底中由一通道所分隔的一源极区及一汲极区,并且包括一上介电质、一电荷陷阱结构、以及在该闸极及该通道之间的一底介电质;以及一控制电路,是连接至该些记忆胞,并且包括一逻辑,且该逻辑包括应用一第一程序,以在该记忆胞中建立一低临界状态;以及应用一第二程序,以在该记忆胞中建立一高临界状态,其是包括将电子注入该电荷陷阱结构,且该第二程序是包括至少一循环,且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置,以及诱导电子从该电荷陷阱结构中逃出的一第二偏压配置。20.根据权利要求19所述的集成电路...
【专利技术属性】
技术研发人员:吕函庭,施彦豪,谢光宇,李明修,吴昭谊,徐子轩,
申请(专利权)人:旺宏电子股份有限公司,
类型:发明
国别省市:71[中国|台湾]
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