深亚微米技术的布局电路优化制造技术

本发明专利技术公开了深亚微米技术的布局电路优化，其中，一种集成电路在其扩散层内具有基本连续的活性扩散区。可使用这些基本连续的活性扩散区的部分制造半导体器件的活性区。应力可在其制造过程中被施加到这些半导体器件，这会在整个所述集成电路导致基本均匀的应力图。所述基本均匀的应力图可显著地提高所述集成电路的性能。

【技术实现步骤摘要】
深亚微米技术的布局电路优化相关申请的交叉引用本申请要求于2012年8月17日提交的美国临时专利申请第61/684，655号和于2012年9月27日提交的美国专利申请第13/628,839号的优先权，其全部内容结合于此作为參考。
本专利技术一般涉及优化集成电路布局，并且更具体涉及优化集成电路布局以提供基本均匀的应力图以提高集成电路的性能。
技术介绍
设计了ー种集成电路以具有应カ(也称为应变)，其在其制造期间被施加到其半导体器件以提高性能。一种类型的应カ将机械应カ或应变施加到半导体器件的沟道区以增加载流子或空穴迁移率，以提高它们的速度。例如，拉伸机械应变和压缩机械应カ可分别被施加于P-型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件，以提高它们的速度。新的互补金属氧化物半导体(CMOS)节点(诸如20nm及以下)可在其制造期间将应カ应用于扩散层/多晶硅层/金属层 和/或提高性能的半导体器件之间的互连以提高性倉^:。典型地，集成电路通常使用从标准単元的预定库中选择的半导体器件的配置和布置而构成。标准单元代表一个或多个半导体器件以及它们的互连结构，其被配置和布置以提供布尔逻辑功能，诸如AND、OR、XOR、XNOR或NOT以提供ー些实例，或存储功能，诸如触发器或锁存器以提供ー些实例。最简单的标准单元是基本的NAND、NOR、XOR或NOT布尔逻辑功能的直接代表，虽然通常使用更加复杂的标准単元，诸如2位全加器以提供ー个实例。在对应于扩散层、多晶硅层、金属层和/或层之间的互连的平面几何形状方面限定标准单元。以往，形成一个标准单元的晶体管的扩散层内的活性扩散区(也被称为氧化扩散区(OD)或薄氧化区)与另ー个标准单元的扩散区内的活性扩散区分离物理主动扩散区间隙。物理活性扩散区间隙导致扩散层中的不连续性，通常被称为边缘效应，这会在制造过程应カ被施加到半导体器件时导致非均匀应カ图。该非均匀应カ图可显著降低集成电路的性能，且对于较新CMOS节点(例如20nm)特别严重。
技术实现思路
根据本专利技术的ー实施方式，提供了一种在制造期间施加应カ时整个都具有基本均匀的应カ图的集成电路，该集成电路包括:第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用该第一活性扩散区，并且该多个晶体管中的第二晶体管被配置为针对其活性区利用该第二活性扩散区；耦合单元，具有耦合到该第一活性扩散区的第三活性扩散区和耦合到该第二活性扩散区的第四活性扩散区，该多个晶体管中的第三晶体管被配置为针对其活性区利用该第三活性扩散区，且该多个晶体管中的第四晶体管被配置为针对其活性区利用该第四活性扩散区，该第三晶体管和该第四晶体管进ー步被配置为持续不起作用；以及第ニ标准单元，具有耦合到该第三活性扩散区的第五活性扩散区和耦合到该第四活性扩散区的第六活性扩散区，该多个晶体管中的第五晶体管被配置为针对其活性区利用该第五活性扩散区，且该多个晶体管中的第六晶体管被配置为针对其活性区利用该第六活性扩散区。进ー步地，该第一标准单元或该第二标准单元中的至少ー个选自标准单元的预定库中。进ー步地，该第一活性扩散区、该第三活性扩散区和该第五活性扩散区被配置和布置为形成第一基本连续的活性扩散区，并且其中，该第二活性扩散区、该第四活性扩散区和该第六活性扩散区被配置和布置为形成第二基本连续的活性扩散区。进ー步地，该第一半导体晶体管、该第三半导体晶体管、该第五半导体晶体管为P型金属氧化物半导体(PMOS)晶体管，并且其中，该第二半导体晶体管、该第四半导体晶体管和该第六半导体晶体管为n型金属氧化物半导体(NMOS)器件。进ー步地，该第三晶体管被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使该第三晶体管持续不起作用。进ー步地，该第三晶体管的该栅极和该源极均被耦合为使该第三晶体管持续不起作用。进ー步地，该第四晶体管被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使该第四晶体管持续不起作用。根据本专利技术的另ー实施方式，提供了一种整个都具有基本连续的活性扩散区的集成电路，该集成电路包括第一多个半导体器件，被配置为针对其活性区利用该基本连续的活性扩散区，该第一多个晶体管具有选自标准単元的预定库的第一集成电路布局；第二多个半导体器件，被配置为持续不起作用并针对其活性区利用该基本连续的活性扩散区；以及第三多个半导体器件，被配置为针对其活性区利用该基本连续的活性扩散区，该第三多个晶体管具有选自该标准单元的预定库的第二集成电路布局。进ー步地，该第二多个半导体器件包括:p型金属氧化物半导体(PMOS)器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的第一偏置电压以使该P型金属氧化物半导体器件持续不起作用；以及n型金属氧化物半导体(NMOS)器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的第二偏置电压以使该n型金属氧化物半导体器件持续不起作用。进ー步地，该集成电路还包括:第一金属区，被配置为提供第一偏置电压；和第二金属区，被配置为提供第二偏置电压，其中，该P型金属氧化物半导体器件的该栅极和该源极与该n型金属氧化物半导体器件的该栅极和该源极分别耦合到该第一金属区和该第二金属区。进ー步地，该p型金属氧化物半导体器件和该n型金属氧化物半导体器件被配置和布置为形成持续不起作用的传输门。进ー步地，该第二多个半导体器件被配置为与该第一多个半导体器件或该第三多个半导体器件共享共同互连。进ー步地，该集成电路的特征在于当应力被施加至该第一多个半导体器件、该第ニ多个半导体器件和该第三多个半导体器件时整个电路都具有基本均匀的应カ图。根据本专利技术的又ー实施方式，提供了ー种用于将第一标准单元的第一活性扩散区耦合到第二标准单元的第二活性扩散区的耦合单元，包括第三活性扩散区，耦合到该第一活性扩散区和该第二活性扩散区以在整个该耦合単元中形成基本连续的活性扩散区；和半导体器件，被配置为针对其各个活性区利用该基本连续的活性扩散区，该半导体器件被配置为不起作用。进ー步地，该半导体器件包括:p型金属氧化物半导体(PMOS)器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使该P型金属氧化物半导体器件持续不起作用，或被配置为在该栅极处接收大于该阈值电压的控制信号以使该P型金属氧化物半导体器件暂时不起作用。进ー步地，该p型金属氧化物半导体器件的该源极耦合到该栅扱。进ー步地，该半导体器件包括:n型金属氧化物半导体(NMOS)器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使该n型金属氧化物半导体器件持续不起作用，或被配置为在该栅极处接收小于该阈值电压的控制信号以使该n型金属氧化物半导体器件暂时不起作用。进ー步地，该n型金属氧化物半导体器件的该源极耦合到该栅扱。进ー步地，该第一活性扩散区的宽度不同于该第二活性扩散区的宽度，以及其中，该第三活性扩散区被配置为提供从该第一活性扩散区到该第二活性扩散区的基本连续过渡。进ー步地，该基本连续过渡为基本非线性过渡。【附图说明】将參照附图来描述本专利技术的实施方式。在图中，相似參考号指示相同或功能上相似的元件。此外，參考标号最左边的阿拉伯数字表示该參考标号首次出现的附图。本文档来自技高网...

【技术保护点】
一种在制造期间施加应力时整个都具有基本均匀的应力图的集成电路，包括：第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用所述第一活性扩散区，并且所述多个晶体管中的第二晶体管被配置为针对其活性区利用所述第二活性扩散区；耦合单元，具有耦合到所述第一活性扩散区的第三活性扩散区和耦合到所述第二活性扩散区的第四活性扩散区，所述多个晶体管中的第三晶体管被配置为针对其活性区利用所述第三活性扩散区，且所述多个晶体管中的第四晶体管被配置为针对其活性区利用所述第四活性扩散区，所述第三晶体管和所述第四晶体管进一步被配置为持续不起作用；以及第二标准单元，具有耦合到所述第三活性扩散区的第五活性扩散区和耦合到所述第四活性扩散区的第六活性扩散区，所述多个晶体管中的第五晶体管被配置为针对其活性区利用所述第五活性扩散区，且所述多个晶体管中的第六晶体管被配置为针对其活性区利用所述第六活性扩散区。

【技术特征摘要】
2012.08.17 US 61/684,655;2012.09.27 US 13/628,8391.一种在制造期间施加应カ时整个都具有基本均匀的应カ图的集成电路，包括: 第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用所述第一活性扩散区，并且所述多个晶体管中的第二晶体管被配置为针对其活性区利用所述第二活性扩散区； 耦合单元，具有耦合到所述第一活性扩散区的第三活性扩散区和耦合到所述第二活性扩散区的第四活性扩散区，所述多个晶体管中的第三晶体管被配置为针对其活性区利用所述第三活性扩散区，且所述多个晶体管中的第四晶体管被配置为针对其活性区利用所述第四活性扩散区，所述第三晶体管和所述第四晶体管进ー步被配置为持续不起作用；以及 第二标准单元，具有耦合到所述第三活性扩散区的第五活性扩散区和耦合到所述第四活性扩散区的第六活性扩散区，所述多个晶体管中的第五晶体管被配置为针对其活性区利用所述第五活性扩散区，且所述多个晶体管中的第六晶体管被配置为针对其活性区利用所述第六活性扩散区。2.根据权利要求1所述的集成电路，其中，所述第一标准单元或所述第二标准单元中的至少ー个选自标准单元的预定库中。3.根据权利要求1所述的集成电路，其中，所述第一活性扩散区、所述第三活性扩散区和所述第五活性扩散区被配置和布置为形成第一基本连续的活性扩散区，并且其中，所述第二活性扩散区、所述第四活性扩散区和所述第六活性扩散区被配置和布置为形成第二基本连续的活性扩散区。4.根据权利要求1所述的集成电路，其中，所述第一半导体晶体管、所述第三半导体晶体管、所述第五半导体晶体管为P型金属氧化物半导体(PMOS)晶体管，并且其中，所述第二半导体晶体管、所述第四半 导体晶体管和所述第六半导体晶体管为n型金属氧化物半导体(NMOS)器件。5.根据权利要求4所述的集成电路，其中，所述第三晶体管被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使所述第三晶体管持续不起作用，所述第三晶体管的所述栅极和所述源极均被耦合为使所述第三晶体管持续不起作用，并且其中，所述第四晶体管被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使所述第四晶体管持续...

【专利技术属性】
技术研发人员：斯特凡·约翰内斯·比特利希，
申请(专利权)人：美国博通公司，
类型：发明
国别省市：