静电放电(ESD)箝位接通时间控制制造技术

本发明专利技术涉及静电放电ESD箝位接通时间控制。一种用于提供静电放电ESD保护的装置包含经配置以检测一或多个电压轨处的ESD事件的发生的电路。经由箝位触发路径激活ESD箝位电路以为ESD电流提供放电路径。经由与所述箝位触发路径并联的保持路径将所述ESD箝位电路的栅极电压维持为大于预定阈值。

Electrostatic discharge (ESD) clamp timing control

The invention relates to an electrostatic discharge ESD clamping timing control. A device for providing electrostatic discharge ESD protection includes circuitry configured to detect the occurrence of an ESD event at one or more voltage rails. Activates the ESD clamp circuit via the clamp trigger path to provide a discharge path for the ESD current. The gate voltage of the ESD clamp circuit is maintained to be greater than a predetermined threshold by a holding path in parallel with the clamp firing path.

【技术实现步骤摘要】

本专利技术涉及电子电路，尤其涉及一种用于控制静电放电(ESD)保护电路中的箝位操作的装置及方法。
技术介绍
ESD保护用于半导体装置中，例如集成电路(IC)、裸片、芯片、SoC(芯片上系统)，及类似物。半导体装置具有导电接口，例如金属引脚或焊球，以用于信号输入/输出及电力供应。然而，导电接口还提供潜在电路径，其将与ESD事件相关联的外部电荷传导到半导体装置的内部组件中。为了保护内部组件免于归因于ESD的损坏，将半导体装置配备有在半导体装置的电力轨之间包含轨箝位的ESD保护电路。
技术实现思路
一方面，本专利技术描述一种装置，其包括：经配置以进行以下操作的电路：检测一或多个电压轨处的静电放电(ESD)事件的发生，经由箝位触发路径激活ESD箝位电路以为ESD电流提供放电路径，及经由与所述箝位触发路径并联的保持路径将所述ESD箝位电路的栅极电压维持为大于预定阈值。另一方面，本专利技术描述一种方法，所述方法包括：检测一或多个电压轨处的静电放电(ESD)事件的发生；经由箝位触发路径激活ESD箝位电路以为ESD电流提供放电路径；及经由与所述箝位触发路径并联的保持路径将所述ESD箝位电路的栅极电压维持为大于预定阈值。另一方面，本专利技术描述一种装置，其包括：经配置以进行以下操作的电路：针对ESD箝位电路对ESD事件的发生的响应将触发信号与接通时间控制信号解耦，及独立于供应轨电压被动地控制所述ESD箝位电路的接通时间。附图说明在结合附图考虑时，通过参考以下详细描述将容易地获得并变得更加理解本专利技术的更完全了解及其许多伴随优点，其中：图1是根据某些实施例的相关技术的基于突返的缆线静电放电(CESD)保护电路的示范性示意图；图2是根据某些实施例的相关技术的主动箝位CESD保护电路的示范性示意图；图3是根据某些实施例的具有动态时间常量调整的相关技术的轨箝位ESD保护电路的示范性示意图；图4是根据某些实施例的多路径多时间常量ESD保护电路的示范性概略图；图5是根据某些实施例的多路径多时间常量ESD保护电路的示范性示意图；图6是根据某些实施例的ESD箝位电路控制过程的示范性流程图；图7是根据某些实施例的说明ESD箝位电路电路的触发路径及保持路径操作的示范性曲线图；及图8是根据某些实施例的说明ESD箝位电路控制电路的操作电压的示范性曲线图。具体实施方式在图式中，类似的元件符号标示贯穿若干视图的相同或对应部分。此外，如本文中所使用，用语“一”及类似物通常含有“一或多个”的意义，除非另有规定。此外，术语“大约”、“近似”、“约”及类似术语通常是指包含处于20％、10％或优选地为5％的容限内的经识别值及其间的任何值的范围。在示范性实施例中，一种装置包含经配置以进行以下操作的电路：检测一或多个电压轨处的静电放电(ESD)事件的发生，经由箝位触发路径激活ESD箝位电路以为ESD电流提供放电路径，及经由与所述箝位触发路径并联的保持路径将所述ESD箝位电路的栅极电压维持为大于预定阈值。在另一示范性实施例中，一种方法包含：检测一或多个电压轨处的静电放电(ESD)事件的发生；经由箝位触发路径激活ESD箝位电路以为ESD电流提供放电路径；及经由与所述箝位触发路径并联的保持路径将所述ESD箝位电路的栅极电压维持为大于预定阈值。在另一示范性实施例中，一种装置包含经配置以进行以下操作的电路：针对ESD箝位电路对ESD事件的发生的响应将触发信号与接通时间控制信号解耦，及独立于供应轨电压被动地控制所述ESD箝位电路的接通时间。本专利技术的方面涉及一种用于响应于ESD事件而经由具有多个时间常量的多个并联电路路径提供静电放电(ESD)保护的装置及方法。在一些实施方案中，ESD事件可包含归因于静电荷的积累而跨越例如集成电路(IC)的半导体装置的电压轨发生的突发的非预期电压瞬态。举例来说，在缆线ESD(CESD)应用中，ETHERNET缆线可具有许多静电荷，因此当缆线被插入到计算机、调制解调器及类似物的ETHERNET端口中时，静电荷跨越电压轨产生电压瞬态。图1是根据某些实施例的相关技术的基于突返的静电放电(ESD)保护电路100的示范性示意图，ESD保护电路100可实施于缆线ESD(CESD)应用中。在一些实施方案中，ESD保护电路100响应于由两个带电物体之间的接触(例如，当ETHERNET缆线被插入到交换机或路由器的连接端口中时)造成的突发电压浪涌而将电流路径提供到接地。ESD保护电路100包含堆栈式金属氧化物半导体场效应晶体管(MOSFET)102，其串联连接于半导体装置的电压轨VDD与VSS之间以提供过压(OV)保护。在一个实施方案中，供应电压VDD是3.3伏特(V)，且MOSFET102中的每一者的额定值是1.8伏特，因此MOSFET102经堆栈为能够适应3.3V。另外，突返晶体管104可为双极结型晶体管(BJT)，其包含如下机构：其中雪崩击穿提供大于阈值的基极电流，以接通突返晶体管104来针对由ESD电压瞬态产生的电流将电流路径提供到接地VSS。对于寄生NPN突返晶体管104，在ESD事件期间，集电极电压变高而使得突返晶体管104反向地接通并产生从集电极到基极的电流。突返晶体管104在产生电流时进入雪崩模式，这允许突返晶体管104吸收由ESD事件产生的电流。然而，增加堆栈式MOSFET102的数目会通过增加MOSFET102的总电阻而减低突返晶体管104的效率。另外，增加MOSFET电阻会引起增加触发电压以在突返晶体管104中实现突返条件。图2是根据某些实施例的相关技术的主动箝位ESD保护电路200的示范性示意图。在一些实施方案中，ESD保护电路200包含至少一个横向扩散MOSFET(LDMOS)，例如可被实施为NMOS晶体管的主动箝位装置204。当ESD事件发生于半导体装置处时，供应电压VDD增加并穿过包含电容器C1及电阻器R1的高通滤波器，这会拉高主动箝位装置204的栅极，且主动箝位装置204吸收由ESD事件通过NMOS晶体管的漏极产生的电流。高通滤波器的第一时间常量τ1具有R1C1值。另外，可增加主动箝位装置204的尺寸以适应增加的ESD电流，这引起主动箝位装置204处的泄漏电流Ileak及第二级箝位装置206处的额外泄漏电流I′leak。额外泄漏电流I′leak穿过电阻器R2，这引起主动箝位装置204的栅极处的电压等于I′leakR2。另外，主动箝位装置204处的泄漏电流Ileak的量值是基于主动箝位装置的尺寸，且甚至小的I′leakR2值也可产生较大的泄漏电流Ileak值。另外，主动箝位装置204保持激活的时间量(接通时间)对应于第二时间常量τ2，其具有R2C2值且大于第一时间常量τ1的值。当发生ESD事件时，主动箝位装置204的栅极变高，且接着以基于τ2的速率放电。在一些实施方案中，τ2的值经设计以为主动箝位装置204提供大于最坏情况ESD事件的时间长度的接通时间。举例来说，对于长度为两百米(m)的缆线，ESD事件可具有两微秒(μs)的时间长度。因此，τ2的值可经设计以提供大于两微秒的接通时间。然而，增加R2及C2的设计值来实现所期望的τ2值可具有一或多个缺点。举例来说，增加R2值会产生增加的I′leakR2值，这可在ESD事件期间造成高达一安倍的本文档来自技高网...

【技术保护点】
一种装置，其包括：经配置以进行以下操作的电路：检测一或多个电压轨处的静电放电ESD事件的发生，经由箝位触发路径激活ESD箝位电路以为ESD电流提供放电路径，及经由与所述箝位触发路径并联的保持路径将所述ESD箝位电路的栅极电压维持为大于预定阈值。

【技术特征摘要】
2015.11.30 US 14/954,1641.一种装置，其包括：经配置以进行以下操作的电路：检测一或多个电压轨处的静电放电ESD事件的发生，经由箝位触发路径激活ESD箝位电路以为ESD电流提供放电路径，及经由与所述箝位触发路径并联的保持路径将所述ESD箝位电路的栅极电压维持为大于预定阈值。2.根据权利要求1所述的装置，其中所述ESD箝位电路是NMOS晶体管，其具有连接到供应电压轨的漏极及连接到接地电压轨的源极。3.根据权利要求1所述的装置，其中所述箝位触发路径包含高通滤波器，其经配置以滤除具有小于预定阈值的变化率的电压瞬态。4.根据权利要求1所述的装置，其中所述箝位触发路径包含第一晶体管，其经配置以响应于所述ESD事件的所述发生而将所述ESD箝位电路的所述栅极电压驱动为高。5.根据权利要求4所述的装置，其中所述第一晶体管是PMOS晶体管，其具有连接到供应电压轨的源极及连接到所述ESD箝位电路的栅极的漏极。6.根据权利要求1所述的装置，其中所述ESD箝位电路的所述栅极电压经由包含并联连接的电阻器及电容器的栅极放电电流路径而放电。7.根据权利要求6所述的装置，其中所述保持路径经配置以经由第二晶体管将第一电流供应到所述ESD箝位电路的栅极。8.根据权利要求7所述的装置，其中所述第二晶体管是PMOS晶体管，其具有连接到供应电压轨的源极及连接到所述ESD箝位电路的所述栅极的漏极。9.根据权利要求7所述的装置，其中由所述保持路径供应到所述ESD箝位电路的所述栅极的所述第一电流大于或等于通过所述栅极放电电流路径而放电的第二电流。10.根据权利要求1所述的装置，其中所述ESD事件的所述发生与箝位触发路径取消激活之间的第一时间量小于所述...

【专利技术属性】
技术研发人员：谭君华，潘辉，王文婷，A·戈亚尔，K·厄特勒，
申请(专利权)人：美国博通公司，
类型：发明
国别省市：美国;US