一种静电放电保护电路制造技术

本发明专利技术提供了一种静电放电保护电路，属于半导体集成电路技术领域。该电路包括：三极管Q1和NMOS晶体管N1；芯片引脚IN接三极管Q1的基极和发射极；三极管Q1的集电极接NMOS晶体管N1的漏极；NMOS晶体管N1的栅极和源极接地。本发明专利技术的静电放电保护电路，通过三极管Q1的引入，使得芯片引脚IN和地之间形成了背靠背的两个寄生二极管，这两个寄生二极管的形成，就避免了芯片引脚IN为负压时，从地到芯片引脚IN的漏电流。从而使得芯片引脚IN为负压时也能正常工作，大大扩展了芯片的工作范围。

【技术实现步骤摘要】
一种静电放电保护电路
本专利技术属于半导体集成电路
，具体涉及一种静电放电保护电路。
技术介绍
静电放电是在电子装配过程中电路板与元件损坏的一个熟悉且被低估的根源。它影响着每一个制造商，无论其大小。虽然很多人认为他们是在静电放电安全的环境中生产产品，但事实上静电放电有关的损坏继续给全世界电子制造工业带来每年数十亿美金的代价。一颗静电放电设计良好的芯片，应该在每个输入和输出脚上都有专门的静电放电保护电路。传统的静电放电电路如图1所示，芯片引脚IN端接NMOS晶体管的漏极，NMOS晶体管的栅极和源极都接地。这种传统的静电放电电路，在芯片引脚IN和地之间，存在着一个反偏的寄生二极管。当芯片引脚上的电压为负压时，这个寄生二极管会导通，从而影响了芯片引脚上的电压，对芯片性能有不好的影响。
技术实现思路
为解决现有静电放电电路在芯片引脚和地之间存在反偏寄生二极管而影响电路性能的技术问题，本专利技术提供了一种无反向漏电通路的静电放电保护电路。一种静电放电保护电路，包括：三极管Q1和NMOS晶体管N1；芯片引脚IN接三极管Q1的基极和发射极；三极管Q1的集电极接NMOS晶体管N1的漏极；NMOS晶体管N1的栅极和源极接地。本专利技术的静电放电保护电路，通过三极管Q1的引入，使得芯片引脚IN和地之间形成了背靠背的两个寄生二极管，这两个寄生二极管的形成，就避免了芯片引脚IN为负压时，从地到芯片引脚IN的漏电流。从而使得芯片引脚IN为负压时也能正常工作，大大扩展了芯片的工作范围。附图说明图1是传统的静电放电保护电路结构示意图；图2是本专利技术实施例提供的静电放电保护电路结构示意图；图3是本专利技术实施例提供的静电放电保护电路的寄生二极管的电路示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本专利技术进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。为了解决现有静电放电电路在芯片引脚和地之间存在反偏寄生二极管而影响电路性能的技术问题，本专利技术提供了一种无反向漏电通路的静电放电保护电路。如图2所示，该电路包括：三极管Q1和NMOS晶体管N1；芯片引脚IN接三极管Q1的基极和发射极；三极管Q1的集电极接NMOS晶体管N1的漏极；NMOS晶体管N1的栅极和源极接地。本专利技术的静电放电保护电路中通过三极管Q1的引入，使得芯片引脚IN和地之间形成了背靠背的两个寄生二极管，如图3所示，三极管Q1的第一等效二极管D1，NMOS晶体管N1的第二等效二极管D2，第一等效二极管D1的正端接引脚IN，负端接第二等效二极管D2的负端，第二等效二极管D2的正端接地。这两个寄生二极管的形成，就避免了芯片引脚IN为负压时，从地到芯片引脚IN的漏电流。从而使得芯片引脚IN为负压时也能正常工作，大大扩展了芯片的工作范围。应当理解的是，本专利技术的上述具体实施方式仅仅用于示例性说明或解释本专利技术的原理，而不构成对本专利技术的限制。因此，在不偏离本专利技术的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。此外，本专利技术所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。本文档来自技高网...

【技术保护点】
一种静电放电保护电路，其特征在于，该电路包括：三极管Q1和NMOS晶体管N1；芯片引脚IN接三极管Q1的基极和发射极；三极管Q1的集电极接NMOS晶体管N1的漏极；NMOS晶体管N1的栅极和源极接地。

【技术特征摘要】
1.一种静电放电保护电路，其特征在于，该电路包括：三极管Q1和NMOS晶体管N1；芯片引脚IN接三极管...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长沙方星腾电子科技有限公司，
类型：发明
国别省市：湖南,43