一种低压工艺中的高压PMOS晶体管制造技术

本发明专利技术提供了低压工艺中的高压PMOS晶体管，属于半导体集成电路技术领域。该晶体管包括：P型衬底PSUB、N型阱NWELL、P型阱PWELL、第一P型掺杂P+1、第二P型掺杂P+2和多晶硅POLY；本发明专利技术在传统的低压PMOS晶体管的基础上，在第二P型掺杂P+2的外围增加了P型阱PWELL，使得第二P型掺杂P+2不直接与N型阱NWELL接触。由于二极管的掺杂特性，第二P型掺杂P+2与N型阱NWELL形成的寄生PN结二极管的反向击穿电压远低于P型阱PWELL与N型阱NWELL形成的寄生PN结二极管的反向击穿电压，这样就使得器件的漏极D比低压器件的漏极能够承受更高的电压，符合很多高压场合的应用要求。

A high voltage PMOS transistor in low voltage process

The invention provides a high voltage PMOS transistor in low voltage process, which belongs to the field of semiconductor integrated circuit technology. The transistor includes a P substrate PSUB, type N and type P NWELL wells wells PWELL, P P+1, the first type doped P second doped P+2 polycrystalline silicon and POLY; the invention is based on low voltage PMOS transistor on the traditional P type well PWELL increase in the peripheral second P doped P+2, the second P type P+2 and N type doping does not directly contact the NWELL trap. Due to the doping characteristics of diode reverse breakdown voltage, the reverse breakdown voltage of second P doped P+2 and N type well formed NWELL parasitic PN junction diode is much lower than that of P type and N type PWELL wells wells NWELL formation of parasitic PN junction diode, which makes the device drain D than the low voltage device can withstand voltage of drain high, meet the application requirements of many high voltage.

【技术实现步骤摘要】
一种低压工艺中的高压PMOS晶体管
本专利技术属于半导体集成电路
，具体涉及一种低压工艺中的高压PMOS晶体管。
技术介绍
目前在电源管理芯片等产品中，为了节约面积，数字电路部分常常需要用到低压器件，而为了更好的耐压，模拟电路部分则需要用到高压器件。所以，在很多芯片上，需要同时集成高压器件和低压器件。为了应对这种趋势，目前传统的做法是在低压工艺的基础上引入了高压工艺。高压工艺需要在低压工艺的基础上，增加高压的P型注入层、N型注入层、高压的P阱、高压N阱等多层掩模板，这大大提高了芯片的成本，增加了芯片的制作流程，延长了芯片的产出时间。
技术实现思路
为解决现有高压工艺导致芯片成本过高、产出时间过长的技术问题，本专利技术提供了一种低压工艺中的高压PMOS晶体管。一种低压工艺中的高压PMOS晶体管，包括：P型衬底PSUB、N型阱NWELL、P型阱PWELL、第一P型掺杂P+1、第二P型掺杂P+2和多晶硅POLY；P型衬底PSUB位于最下方，N型阱NWELL位于P型衬底PSUB的上方；P型阱PWELL、第一P型掺杂P+1和第二P型掺杂P+2都做在N型阱NWELL中，第一P型掺杂P+1位于N型阱NWELL的左上方；第二P型掺杂P+2位于N型阱NWELL的右上方，与第一P型掺杂P+1左右对称；P型阱PWELL将第二P型掺杂P+2包围，使其不与N型阱NWELL直接接触；在第一P型掺杂P+1和第二P型掺杂P+2的间隙的正上方，是层多晶硅POLY，它是器件的栅极G；第一P型掺杂P+1是器件的源极S；第二P型掺杂P+2是器件的漏极D。本专利技术在传统的低压PMOS晶体管的基础上，在第二P型掺杂P+2的外围增加了P型阱PWELL，使得第二P型掺杂P+2不直接与N型阱NWELL接触。由于二极管的掺杂特性，第二P型掺杂P+2与N型阱NWELL形成的寄生PN结二极管的反向击穿电压远低于P型阱PWELL与N型阱NWELL形成的寄生PN结二极管的反向击穿电压，这样就使得器件的漏极D比低压器件的漏极能够承受更高的电压，符合很多高压场合的应用要求。附图说明图1是本专利技术实施方式提供的低压工艺中实现高压PMOS晶体管的结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本专利技术进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。为解决现有高压工艺导致芯片成本过高、产出时间过长的技术问题，本专利技术提供了一种低压工艺中的高压PMOS晶体管。如图1所示，包括：P型衬底PSUB、N型阱NWELL、P型阱PWELL、第一P型掺杂P+1、第二P型掺杂P+2和多晶硅POLY；P型衬底PSUB位于最下方，N型阱NWELL位于P型衬底PSUB的上方；P型阱PWELL、第一P型掺杂P+1和第二P型掺杂P+2都做在N型阱NWELL中，第一P型掺杂P+1位于N型阱NWELL的左上方；第二P型掺杂P+2位于N型阱NWELL的右上方，与第一P型掺杂P+1左右对称；P型阱PWELL将第二P型掺杂P+2包围，使其不与N型阱NWELL直接接触；在第一P型掺杂P+1和第二P型掺杂P+2的间隙的正上方，是层多晶硅POLY，它是器件的栅极G；第一P型掺杂P+1是器件的源极S；第二P型掺杂P+2是器件的漏极D。本专利技术在传统的低压PMOS晶体管的基础上，在第二P型掺杂P+2的外围增加了P型阱PWELL，使得第二P型掺杂P+2不直接与N型阱NWELL接触。由于二极管的掺杂特性，第二P型掺杂P+2与N型阱NWELL形成的寄生PN结二极管的反向击穿电压远低于P型阱PWELL与N型阱NWELL形成的寄生PN结二极管的反向击穿电压，这样就使得器件的漏极D比低压器件的漏极能够承受更高的电压，符合很多高压场合的应用要求。应当理解的是，本专利技术的上述具体实施方式仅仅用于示例性说明或解释本专利技术的原理，而不构成对本专利技术的限制。因此，在不偏离本专利技术的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。此外，本专利技术所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。本文档来自技高网...

【技术保护点】
一种低压工艺中的高压PMOS晶体管，其特征在于，P型衬底PSUB、N型阱NWELL、P型阱PWELL、第一P型掺杂P+1、第二P型掺杂P+2和多晶硅POLY；P型衬底PSUB位于最下方，N型阱NWELL位于P型衬底PSUB的上方；P型阱PWELL、第一P型掺杂P+1和第二P型掺杂P+2都做在N型阱NWELL中，第一P型掺杂P+1位于N型阱NWELL的左上方；第二P型掺杂P+2位于N型阱NWELL的右上方，与第一P型掺杂P+1左右对称；P型阱PWELL将第二P型掺杂P+2包围，使其不与N型阱NWELL直接接触；在第一P型掺杂P+1和第二P型掺杂P+2的间隙的正上方，是层多晶硅POLY，它是器件的栅极G；第一P型掺杂P+1是器件的源极S；第二P型掺杂P+2是器件的漏极D。

【技术特征摘要】
1.一种低压工艺中的高压PMOS晶体管，其特征在于，P型衬底PSUB、N型阱NWELL、P型阱PWELL、第一P型掺杂P+1、第二P型掺杂P+2和多晶硅POLY；P型衬底PSUB位于最下方，N型阱NWELL位于P型衬底PSUB的上方；P型阱PWELL、第一P型掺杂P+1和第二P型掺杂P+2都做在N型阱NWELL中，第一P型掺杂P+1位于N...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长沙方星腾电子科技有限公司，
类型：发明
国别省市：湖南,43