功率半导体构件和用于制造功率半导体构件的方法技术

本发明专利技术涉及一种功率半导体构件(20、30)，其具有带有第一掺杂的半导体衬底(21、31)、在所述半导体衬底(21、31)上并且具有第二掺杂的外延层(22、32)和第一区域(23a、33a)，该第一区域至少部分由所述外延层(22、32)包围并且具有第三掺杂，其特征在于，设置第二区域(23d、33d)，该第二区域与所述第一区域(23a、33a)同心地布置并且相对于所述第一区域(23a、33a)具有水平距离，其中，所述第二区域(23d、33d)延伸直到所述功率半导体构件(20、30)的棱边并且具有第四掺杂。

Power semiconductor component and method for manufacturing power semiconductor component

The invention relates to a power semiconductor component (20, 30), which is provided with a semiconductor substrate with a first doped (21, 31), in the semiconductor substrate (21, 31) and has a second doped epitaxial layer (22, 32) and the first area (23a, 33a), the first region at least in part by the epitaxial layer (22, 32) and has third surrounded by doping, which is characterized in that the second regions (23d, 33d), the second region and the first region (23a, 33a) are arranged concentrically and relative to the first region (23a, 33a) with horizontal distance, among them, the second area (23d, 33d) extending until the power semiconductor component (20, 30) of the edge and has a fourth doping.

【技术实现步骤摘要】
功率半导体构件和用于制造功率半导体构件的方法
本专利技术涉及一种功率半导体构件和一种用于制造功率半导体构件的方法。
技术介绍
平面的高阻功率半导体构件在其有源区之外、即在功率半导体芯片的边缘区域中具有较低的击穿电压。这是由于功率半导体芯片的边缘处的掺杂区的弯曲所引起，该弯曲导致功率半导体芯片的边缘处的场强提高，使得功率半导体芯片在那里容易地破坏。为了避免在高反向电压情况下破坏功率半导体芯片，已知用于提高功率半导体芯片边缘区域中的击穿电压的结构。为此的示例是在KaoYC，WolleyED的文章“Highvoltageplanarpn-junctions”，IEEETransEl.Dev.55.1409中描述的所谓Kao环或电势环。除了该浮动布置的电势环之外附加设置了所谓的沟道阻断区，该沟道阻断区包围电势环和功率半导体构件的有源区。借助于沟道阻断区阻止空间电荷区在反向情况下向着芯片边缘扩展，使得在功率半导体晶片的分开过程中产生的晶体缺陷不会在功率半导体芯片运行过程中提高功率半导体芯片的反向电流。在此不利的是，所述结构需要大的空间需求。
技术实现思路
本专利技术的任务是，优化所述结构的空间需求。功率半导体构件包括具有第一掺杂的半导体衬底。在半导体衬底上布置外延层，该外延层具有第二掺杂。第一区域至少部分由外延层包围并且具有第三掺杂。根据本专利技术，设置第二区域，该第二区域相对于第一区域相隔一水平距离地布置。第二区域延伸至功率半导体构件的棱边并且具有第四掺杂。换言之，第二区域延伸至至少一个芯片棱边处。在此优点是，功率半导体构件的制造是简单的。在扩展方案中，第一掺杂和第二掺杂具有同样的载流子类型。所述第一掺杂和第二掺杂尤其具有载流子类型n。在另一构型中，第三掺杂和第四掺杂具有同样的载流子类型，尤其是载流子类型p。在此有利的是，功率半导体构件的截止强度高。在扩展方案中，在第一区域与第二区域之间设置至少一个另一区域，该另一区域与第一区域同心地布置。该另一区域相对于第一区域并且相对于第二区域水平间隔开地布置，其中，该另一区域具有第五掺杂并且第五掺杂具有与第一区域和第二区域相同的载流子类型。在此有利的是，能够以简单的方式制造保护环或者说防护环或者说电势环。根据本专利技术的用于制造功率半导体构件的方法包括施加外延层到功率半导体晶片上、产生至少部分由外延层包围的第一区域、产生与第一区域同心布置的并且具有相对于第一区域的水平距离的第二区域和分开功率半导体晶片，其中，功率半导体构件的断口棱边基本上垂直地穿过第二区域走向。在此优点是，在断口棱边处不存在晶体缺陷，使得功率半导体构件具有高截止强度。在扩展方案中，借助于激光束实现分开。在此有利的是，在分开过程中在芯片的边缘区域中不产生晶体缺陷。在另一构型中，为了分开功率半导体晶片而使用时间短的激光脉冲。在此有利的是，能够选择小的第二区域宽度，因为不再需要用于沟道阻断区的空间并且在分离过程中不出现材料去除，使得整个结构占据更少的位置。其他优点由下面对实施例的描述或由属权利要求得出。附图说明下面根据优选实施方式和附图阐述本专利技术。附图示出：图1根据现有技术的具有保护环或者说电势环的功率半导体构件，图2功率半导体构件的第一实施例，图3功率半导体构件的第二实施例，图4用于制造功率半导体构件的方法，和图5根据图1的现有技术中的功率半导体构件与根据图3的具有4个p掺杂的电势环的功率半导体构件之间的场分布比较。具体实施方式图1示出现有技术的处于例如600V电压等级的功率半导体构件10。功率半导体构件10包括高度n掺杂的硅衬底11，其中，硅衬底11具有前面和背面。弱n掺杂的外延层12被施加到硅衬底11的前面上，该外延层例如包括硅。所述外延层例如可以是45μm厚并且具有1E14cm-3的掺杂浓度。外延层12具有多个p掺杂的区域13a、13b和13c。这些p掺杂的区域13a、13b和13c从外延层12的表面延伸到外延层12内部几微米。换言之，p掺杂的区域13a、13b和13c至少部分由外延层12包围。在此，p掺杂的区域13a包括功率半导体构件10的有源区。两个p掺杂的区域13b和13c同心地围绕功率半导体构件10的有源区布置并且作为保护环起作用。两个p掺杂的区域13b和13c水平地彼此间隔开并且相对于p掺杂的区域13a间隔开地布置。n掺杂的区域14与有源区同心地相隔开水平距离地布置。在此，n掺杂的区域14包围p掺杂的区域13b和13c并且具有相对于外部的保护环、即p掺杂的区域13c为例如20-40μm的水平距离。n掺杂的区域14作为沟道阻断区起作用，并且大多具有比p掺杂的区域13a、13b和13c小的深度。沟道阻断区例如具有在80和120μm之间的宽度。电介质层15布置在外延层12上，使得p掺杂的区域13b和13c完全被覆盖。p掺杂的区域13a和n掺杂的区域14至少部分由电介质层15覆盖。p掺杂的区域13a至少部分与第一金属层16电镀连接。n掺杂的区域14至少部分与第二金属层17连接，该第二金属层作为针对在功率半导体构件的运行中可能从外部侵入到电介质层15中的杂质、例如钠离子的截断层使用。第三金属层18布置在硅衬底11的背面上。现有技术中的功率半导体构件10是二极管。第一金属层16作为阳极连接部起作用并且第三金属层18作为阴极连接部起作用。图2示出根据本专利技术的功率半导体构件20的第一实施例。功率半导体构件20包括半导体衬底21，尤其是高度n掺杂的硅衬底。半导体衬底21具有前面和背面。在半导体衬底21的前面上施加外延层22，该外延层尤其是弱n掺杂的。外延层22具有从外延层22的表面延伸到外延层22中的第一区域23a和第二区域23d。第一区域23a和第二区域23d以同样的载流子类型掺杂。所述第一区域23a和第二区域23d尤其具有载流子类型p。第一区域23a包括或者说限定功率半导体构件20的有源区。第二区域23d同心地围绕第一区域23a或者说有源区地布置并且相对于第一区域23a或者说相对于有源区的具有水平距离。第一区域23a和第二区域23d具有同样的高度。电介质层25布置在外延层22上，使得第一区域23a和第二区域23d至少部分被覆盖。第一区域23a至少部分与第一金属层26电镀连接。第二区域23d至少部分与第二金属层27电镀连接。第三金属层28布置在半导体衬底21的背面上。与根据现有技术的布置相比，在高反向电压的情况下，功率半导体构件21的空间电荷区延伸至芯片边缘处。图3具有根据本专利技术的功率半导体构件30的第二实施例。功率半导体构件30包括图2的功率半导体构件20的特征，其中，在第一区域33a与第二区域33d之间布置至少一个另外的或者说第三区域33b。换言之，第三区域相当于另一区域。第三区域33b以与第一区域33a和第二区域33d相同的载流子类型掺杂。该第三区域33b同心地围绕功率半导体构件30的第一区域33a或者说有源区布置并且相对于第一区域33a或者说相对于有源区和相对于第二区域33d具有水平距离。第三区域33b作为防护环或者说电势环起作用。附加地，另一区域或第四区域33c可以与掺杂的第三区域33b同心地相隔开距离地布置。换言之，第四区域也属于另一区域的概念。在指定的电压等级600V的情况下，第三区域33b与第四区本文档来自技高网...

【技术保护点】
功率半导体构件(20、30)，所述功率半导体构件具有：·半导体衬底(21、31)，该半导体衬底具有第一掺杂，·外延层(22、32)，该外延层布置在所述半导体衬底(21、31)上并且具有第二掺杂，和·第一区域(23a、33a)，该第一区域至少部分由所述外延层(22、32)包围并且具有第三掺杂，其特征在于，设置第二区域(23d、33d)，该第二区域与所述第一区域(23a、33a)同心地布置并且相对于所述第一区域(23a、33a)具有水平距离，其中，所述第二区域(23d、33d)延伸直到所述功率半导体构件(20、30)的棱边并且具有第四掺杂。

【技术特征摘要】
2016.04.27 DE 102016207117.31.功率半导体构件(20、30)，所述功率半导体构件具有：·半导体衬底(21、31)，该半导体衬底具有第一掺杂，·外延层(22、32)，该外延层布置在所述半导体衬底(21、31)上并且具有第二掺杂，和·第一区域(23a、33a)，该第一区域至少部分由所述外延层(22、32)包围并且具有第三掺杂，其特征在于，设置第二区域(23d、33d)，该第二区域与所述第一区域(23a、33a)同心地布置并且相对于所述第一区域(23a、33a)具有水平距离，其中，所述第二区域(23d、33d)延伸直到所述功率半导体构件(20、30)的棱边并且具有第四掺杂。2.根据权利要求1的功率半导体构件(20、30)，其特征在于，所述第一掺杂和所述第二掺杂具有同样的载流子类型，尤其是载流子类型n。3.根据权利要求1或2所述的功率半导体构件(20、30)，其特征在于，所述第三掺杂和所述第四掺杂具有同样的载流子类型，尤其是载流子类型p。4.根据上述权利要求中任一项所述的功率半导体构件(20、30)，其特征在于，在所述第一区域(23a、33a)与所述...

【专利技术属性】
技术研发人员：A·格拉赫，W·法伊勒，
申请(专利权)人：罗伯特·博世有限公司，
类型：发明
国别省市：德国,DE