集成电路中的单元布局制造技术

本发明专利技术提供一种集成电路中的单元布局。根据本发明专利技术的集成电路中的单元布局，此单元布局含有第一单元，其包含了多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与第一多晶硅宽度，此外还含有第二单元，其包含了多条沿着第一方向延伸的第二多晶硅线，其中多条第二多晶硅线具有一致的第二多晶硅节距与第二多晶硅宽度，第二多晶硅节距小于第一多晶硅节距，另包含与第一单元邻接的边界单元，边界单元含有沿着该第一方向延伸的n条第一虚设多晶硅线和m条第二虚设多晶硅线。本发明专利技术提供的集成电路中的单元布局能增加最终所制成组件对于工艺变异与关键尺寸误差的余裕度。

【技术实现步骤摘要】

本专利技术大体上与集成电路中的电路单元(circuit cell)有关，更特定地，其关于一种集成电路中采用具有混合多晶硅节距(mixed poly pitch)的边界单元(boundary cell)的单元布局。
技术介绍
如先前技术中已知的，工程师在设计复杂的集成电路(如微处理器)时一般会采用分级架构法。整个电路设计会被拆成多个高层级部件，其相互连接构成了整个电路。高层级部件会进一步拆分成比较小的部件，其相互连接构成了这些高层级部件。此分级拆解动作可能持续到整个架构中有数个层级存在。分级架构法的优点在于可管控实现复杂的电路设计，其另一优点则在于可让工程师设计电路中不同的部件。在分级架构的最高层级中，电路设计是由多个一般称为“功能区块(block)”的部件所组成的，其相互连接构成了集成电路。举例言之，一个微处理器是由诸如运算逻辑单元、缓存器档案、高速缓存、浮点运算单元、指令转译器等功能区块所组成。这些功能区块具有输入与输出端，其相互耦接构成了微处理器电路设计。每个功能区块都是由多个通称为“单元(cell)”的较小部件所组成的，如逻辑门(如AND,OR,NAND,NOR)、正反器、多任务器、缓存器、比较器、计数器等。这些单元都具有输入与输出端，其相互耦接构成了一个功能区块。这些单元可以是从一般的单元库中选出来的标准单
元。工程师在设计一个区块时通常会先着重在该区块中要含有那些单元，以及这些单元要如何逻辑连接，意即哪些输入端要连接到哪些输出端。接着，他们才会将重点放在这些纳入的单元实体上要如何设置在区块中，以及它们的输出/入端实体上要如何连接。关于将众单元实体设置在一个功能区块中，目前一般来说有两种作法，其一是设计者自己手动将这些单元实体设置在功能区块中。这类型的功能区块一般称为自定义区块。自定义区块的其中一种例子即是高密度记忆单元，如动态随机存取记忆单元(DRAM)。另一个将众单元实体设置在功能区块中的作法是利用计算机辅助设计软件工具。这类工具通常被称为自动布线/绕线工具(auto-place-route,APR)，由APR工具所设置出的功能区块一般称为APR区块。APR工具中会输入构成目标区块的单元列表(包含它们的实体区域以及输出/入端规格)、这些单元要如何连接在一起的识别信息、以及要放置这些单元的区块的边界信息。随着集成电路的尺度越来越微缩，集成电路变得越来越精密，因此必须施行一些设计规范限制，其成为了布局设计中的主要限制。对集成电路中那些频繁使用的标准单元来说，这些限制性的设计规范增加了芯片区域的使用率，但也增加了自动布线/绕线设计的困难度，其容易违反设计规范验证。
技术实现思路
本专利技术的目的之一即在于提出集成电路中的一种单元布局，其包含至少两个不同的多晶硅节距(pitch)，可以在IC设计时间中实作而不违反到设计规范验证。根据本专利技术一个实施方式，其提出了一种集成电路中的单元布局。此单元布局建构了一部份的专用集成电路或是系统上芯片。此单元布局含
有第一单元，其包含了多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与第一多晶硅宽度。此外还含有第二单元，其包含了多条沿着第一方向延伸的第二多晶硅线，其中该多条第二多晶硅线具有一致的第二多晶硅节距与第二多晶硅宽度。第二多晶硅节距小于第一多晶硅节距。另包含与第一单元邻接的边界单元，该边界单元含有沿着该第一方向延伸的n条第一虚设多晶硅线和m条第二虚设多晶硅线。根据本专利技术另一实施例，该n条第一虚设多晶硅线具有一致的第一多晶硅节距，该m条第二虚设多晶硅线具有一致的第二多晶硅节距，其中n与m皆为大于或等于2的整数。根据本专利技术一实施例，该第一单元可以是从一般的单元库中选出的标准单元。根据本专利技术另一实施方式，该集成电路中的单元布局含有L形单元，其包含了多条的多晶硅线沿着第一方向延伸，其中该多条多晶硅线具有一致的第一多晶硅节距与第一多晶硅宽度。此外还包含了与该L形单元邻接的一边界单元，该边界单元具有两个与该L形单元共享的共同单元边界。该边界单元中含有沿着第一方向延伸的n条第一虚设多晶硅线和m条第二虚设多晶硅线，其中该n条第一虚设多晶硅线具有一致的第一多晶硅节距，该m条第二虚设多晶硅线具有一致的第二多晶硅节距，其中n与m皆为正整数。本专利技术的集成电路中的单元布局能增加最终所制成组件对于工艺变异与关键尺寸误差的余裕度。本专利技术的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。附图说明图1显示本专利技术实施例中由单元布局C1、单元布局C2、以及边界单元布局BC所组成的单元布局。图2为根据本专利技术实施例边界单元范例的平面放大图。图3显示出本专利技术另一实施例中由L形单元布局LC与边界单元布局BC所组成的单元布局。图4为根据本专利技术另一实施例显示出边界单元范例的布局示意图。具体实施方式本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。文中的实施例参照多张截面图来说明，其中示意性地描绘出了各实施例在工艺演进时的结构以及其理想化的呈现。如此，可以预期到实作中所绘示的对象的形状会因工艺技术以及/或制造误差而有所改变。故此，这些实施例不应被理解成是仅局限于图中所绘的特定形状，其应包含因制造所导致的形状差异等。在本专利技术通篇说明中，其“标准单元”与“宏电路”两词指那些已预先设计布局的单元。此外，“标准单元”与“宏电路”两词是可以互换的，其中“标准单元”一词通常是指那些较小的单元，而“宏电路”一词通常是指那些具有较多功能的较大单元。标准单元与宏电路可能是以数据库的形式储存在电路的单元/组件库中。使用设计规范限制(RDRs)来改善组件制作的良率是先进半导体工艺
中已知的手段，32纳米节点以下的其中一种设计规范限制就是限制多晶硅图案(IC制造中的最低层的导体层)只能沿单一方向设置，此即所有的多晶硅导体都必须是呈相互平行的垂直或水平方位。此外，其更进一步限制了多晶硅层必须具有一致的宽度与节距(pitch)。这些规范可以确保在工艺变异的影响下还可以有较为一致的制作结果，意即在这些设计规范限制下所制作出的组件会具有较低的工艺变异敏感度。然而，在现今某些应用中会需要设计出具有混合多晶硅节距的集成电路，但又希望不会违背到设计规范验证。本专利技术即是在设法解决此问题。图1描绘出本专利技术的一实施范例，如图中所示，单元布局1是由单元布局C1、单元布局C2、以及边界单元BC所组成的。单元布局1可以是专用集成电路(ASIC)或是系统上芯片(SoC)的一部分，但未局限于此。应了解此图描绘出了三个相邻单元简化后的平面图。为简明之故，每个单元中仅绘示出多晶硅线/图形(poly line)部位。应了解视设计需求而定，这些单元中可能还会排列有其他的组成组件，如离子井、扩散区域、电轨(power rail)、或金属层等。如图1所示，单元C1(可为从一般的组件库中所选出的标准单本文档来自技高网...

【技术保护点】
一种集成电路中的单元布局，包含：第一单元，包含多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与一致的第一多晶硅线宽度；与该第一单元分隔的第二单元，包含多条沿着该第一方向延伸的第二多晶硅线，其中该多条第二多晶硅线具有一致的第二多晶硅节距与一致的第二多晶硅线宽度，其中该第二多晶硅节距小于该第一多晶硅节距；以及边界单元，与该第一单元邻接，该边界单元包含沿着该第一方向延伸的n条第一虚设多晶硅线以及m条第二虚设多晶硅线，其中该n条第一虚设多晶硅线具有该一致的第一多晶硅节距，该m条第二虚设多晶硅线具有该一致的第二多晶硅节距，该n与该m皆为大于或等于2的整数。

【技术特征摘要】
2015.04.08 US 62/144,527;2016.03.27 US 15/081,9361.一种集成电路中的单元布局，包含：第一单元，包含多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与一致的第一多晶硅线宽度；与该第一单元分隔的第二单元，包含多条沿着该第一方向延伸的第二多晶硅线，其中该多条第二多晶硅线具有一致的第二多晶硅节距与一致的第二多晶硅线宽度，其中该第二多晶硅节距小于该第一多晶硅节距；以及边界单元，与该第一单元邻接，该边界单元包含沿着该第一方向延伸的n条第一虚设多晶硅线以及m条第二虚设多晶硅线，其中该n条第一虚设多晶硅线具有该一致的第一多晶硅节距，该m条第二虚设多晶硅线具有该一致的第二多晶硅节距，该n与该m皆为大于或等于2的整数。2.如权利要求1所述的集成电路中的单元布局，其特征在于，该第一虚设多晶硅线与该第二虚设多晶硅线沿着与该第一方向正交的第二方向连续排列。3.如权利要求1所述的集成电路中的单元布局，其特征在于，该第一单元是从一般的单元库中选出的标准单元。4.如权利要求1所述的集成电路中的单元布局，其特征在于，该第一单元包含逻辑单元。5.如权利要求1所述的集成电路中的单元布局，其特征在于，该第二单元为宏电路。6.如权利要求5所述的集成电路中的单元布局，其特征在于，该宏电路包含模拟宏电路或内存宏电路。7.如权利要求1所述的集成电路中的单元布局，其特征在于，该边界单元具有多个单元边界，其中该多个单元边界包含与该第一单元共享的共同单元边界。8.如权利要求1所述的集成电路中的单元布局，其特征在于，该电路布局构成了一部分的专用集成电路或是系统上芯片。9.如权利要求1所述的集成电路中的单元布局，其特征在于，该一致的第一多晶硅节距为100纳米，该一致的第二多晶硅节...

【专利技术属性】
技术研发人员：杨任航，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71