存储器单元的布局图制造技术

通过将以ＮＭＯＳ晶体管和ＰＭＯＳ晶体管作为１组构成的基本单元在行方向配置１个、在列方向配置１６构成存储器单元，从而使存储器单元的纵向（行方向）长度和横向（列方向）的比（纵横比）大。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及存储器单元的布局图。先有例1图8是用来实现附图说明图1和图2所示的存储器单元电路的先有存储器单元的布局图。在图8中，n1是第1NMOS晶体管，n2是第2NMOS晶体管，n3是第3NMOS晶体管，n4是第4NMOS晶体管，n5是第5NMOS晶体管，n6是第6NMOS晶体管，n7是第7NMOS晶体管，n8是第8NMOS晶体管，n9是第9NMOS晶体管，n10是第10NMOS晶体管，n11是第11NMOS晶体管，n12是第12NMOS晶体管，n13是第13NMOS晶体管，n14是第14NMOS晶体管，n15是第15NMOS晶体管，n16是第16NMOS晶体管，p1是第1PMOS晶体管，p2是第2PMOS晶体管，p3是第3PMOS晶体管，p4是第4PMOS晶体管，p5是第5PMOS晶体管，p6是第6PMOS晶体管，p7是第7PMOS晶体管，p8是第8PMOS晶体管，p9是第9PMOS晶体管，p10是第10PMOS晶体管，p11是第11PMOS晶体管，p12是第12PMOS晶体管，p13是第13PMOS晶体管，p14是第14PMOS晶体管，p15是第15PMOS晶体管，p16是第16PMOS晶体管。此外，Gn1～Gn16分别是第1～第16NMOS晶体管n1～n16的栅极，Sn1～Sn16分别是第1～第16NMOS晶体管n1～n16的源极区，Dn1～Dn16分别是第1～第16NMOS晶体管n1～n16的漏极区。此外，Gp1～Gp16分别是第1～第16PMOS晶体管p1～p16的栅极，Sp2、Sp3、Sp6、Sp8、Sp9、Sp10、Sp11、Sp14、Sp15、Sp16分别是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶体管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的源极区，Dp2、Dp3、Dp6、Dp8、Dp9、Dp10、Dp11、Dp14、Dp15、Dp16分别是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶体管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的漏极区。此外，W0BL是由第1层布线形成I写入位线，W0BLC是由第1层布线形成II写入位线，W0WL0是由第2层布线形成I写入字线，W0WL1是由第2层布线形成II写入字线，R1WL0是由第2层布线形成I读出字线，R1WL1是由第2层布线形成II读出字线，R1BL是由第1层布线形成的读出位线，VDD是由第1层布线形成的电源线，GND是由第1层布线形成的接地线。第1层布线敷设在NMOS晶体管和PMOS晶体管的上方，第2层布线敷设在第1层布线的上方。再有，在图6中，以实线表示第1层布线，以加了剖面线的粗线表示第2层布线。而且，以中间呈白色的四边形表示连接第1布线和栅极、源极区或漏极区的接触孔，以中间添加了×标记的四边形表示连接第1布线层和第2布线层的过孔。这样，在图8所示的用来实现图1和图2所示的存储器单元电路的先有存储器单元的布局图中，当以晶体管阵列的方向作为行方向、与晶体管阵列相邻的方向作为列方向时，将NMOS晶体管和PMOS晶体管作为一组构成的基本单元在行方向配置2个、在列方向配置8个。此外，字线配置在行方向，位线配置在列方向。先有例2图9是用来实现图1和图2所示的存储器单元电路的先有存储器单元的布局图。在图9中，n1是第1NMOS晶体管，n2是第2NMOS晶体管，n3是第3NMOS晶体管，n4是第4NMOS晶体管，n5是第5NMOS晶体管，n6是第6NMOS晶体管，n7是第7NMOS晶体管，n8是第8NMOS晶体管，n9是第9NMOS晶体管，n10是第10NMOS晶体管，n11是第11NMOS晶体管，n12是第12NMOS晶体管，n13是第13NMOS晶体管，n14是第14NMOS晶体管，n15是第15NMOS晶体管，n16是第16NMOS晶体管，p1是第1PMOS晶体管，p2是第2PMOS晶体管，p3是第3PMOS晶体管，p4是第4PMOS晶体管，p5是第5PMOS晶体管，p6是第6PMOS晶体管，p7是第7PMOS晶体管，p8是第8PMOS晶体管，p9是第9PMOS晶体管，p10是第10PMOS晶体管，p11是第11PMOS晶体管，p12是第12PMOS晶体管，p13是第13PMOS晶体管，p14是第14PMOS晶体管，p15是第15PMOS晶体管，p16是第16PMOS晶体管。此外，Gn1～Gn16分别是第1～第16NMOS晶体管n1～n16的栅极，Sn1～Sn12分别是第1～第12NMOS晶体管n1～n12的源极区，Dn1～Dn12分别是第1～第12NMOS晶体管n1～n12的漏极区。此外，Gp1～Gp16分别是第1～第16PMOS晶体管p1～p16的栅极，Sp2、Sp3、Sp6、Sp7、Sp8、Sp9、Sp10、Sp11分别是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶体管p2、p3、p6、p7、p8、p9、p10、p11的源极区，Dp2、Dp3、Dp6、Dp7、Dp8、Dp9、Dp10、Dp11分别是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶体管p2、p3、p6、p7、p8、p9、p10、p11的漏极区。此外，W0BL是由第1层布线形成I写入位线，W0BLC是由第1层布线形成II写入位线，W0WL0是由第2层布线形成I写入字线，W0WL1是由第2层布线形成II写入字线，R1WL0是由第2层布线形成I读出字线，R1WL1是由第2层布线形成II读出字线，R1BL是由第1层布线形成的读出位线，VDD是由第1层布线形成的电源线，GND是由第1层布线形成的接地线。第1层布线敷设在NMOS晶体管和PMOS晶体管的上方，第2层布线敷设在第1层布线的上方。再有，在图7中，以实线表示第1层布线，以加了剖面线的粗线表示第2层布线。而且，以中间呈白色的四边形表示连接第1布线和栅极、源极区或漏极区的接触孔，以中间添加了×标记的四边形表示连接第1布线层和第2布线层的过孔。这样，在图9所示的用来实现图5和图6所示的存储器单元电路的先有存储器单元的布局图中，当以晶体管阵列的方向作为行方向、与晶体管阵列相邻的方向作为列方向时，将NMOS晶体管和PMOS晶体管作为一组构成的基本单元在行方向配置2个、在列方向配置8个。此外，字线配置在行方向，位线配置在列方向。因为先有的存储器单元的布局图是象上述那样构成的，所以，存储器单元纵向(行方向)长度和横向(列方向)长度的比(纵横比)大。而且，将先有的存储器单元配置成阵列形状而构成的存储器单元阵列的纵向(行方向)长度取决于位数，横向(列方向)长度取决于字数。因此，在将先有的存储器单元配置成阵列形状而构成存储器单元阵列的情况下，当位数增大时，存储器单元阵列的纵横比迅速增大。从而，当将含有位数增大时存储器单元阵列的纵横比随之增大的存储器单元阵列的RAM配置在芯片上时，因RAM的位数和字数的结构而使RAM的纵向变长，存在出现芯片布线困难的情况的问题。本专利技术是为了解决上述问题而提出的，其目的在于得到纵横比小的存储器单元的布局图。此外，本专利技术的目的在于得到面积小的存本文档来自技高网...

【技术保护点】
一种用来实现存储器单元电路的存储器单元的布局图，包括：（Ａ）由第１和第２反相器反向并联连接构成、从上述第１反相器的输出端输出存储内容Ⅰ存储电路；（Ｂ）由第３和第４反相器反向并联连接构成、从上述第３反相器的输出端输出存储内容Ⅱ存储电路 ；（Ｃ）载有一对互补的信号并使其存储在上述第１和第２存储电路中的任何一个的第１和第２写入位线；（Ｄ）包含与上述第１反相器的上述输出端连接的漏极、与上述第２写入位线连接的源极和栅极的第１Ⅱ导电型晶体管；（Ｅ）包含与上述第２反相器的 上述输出端连接的漏极、与上述第１写入位线连接的源极和栅极的第２Ⅱ导电型晶体管；（Ｆ）包含与上述第３反相器的上述输出端连接的漏极、与上述第２写入位线连接的源极和栅极的第３Ⅱ导电型晶体管；（Ｇ）包含与上述第４反相器的上述输出端连接的漏极 、与上述第１写入位线连接的源极和栅极的第４Ⅱ导电型晶体管；（Ｈ）与上述第１和第２Ⅱ导电型晶体管的上述栅极共同连接、对上述第１存储电路进行控制、决定其可否从上述第１和第２写入位线写入Ⅰ写入字线；（Ｉ）与上述第３和第４Ⅱ导电型晶体管的上 述栅极共同连接、对上述第２存储电路进行控制、决定其可否从上述第１和第２写入位线写入Ⅱ写入字线；（Ｊ）总是向其中其一方加有非活性信号１和第２读出字线；（Ｋ）读出位线；（Ｌ）根据加给上述第１和第２读出字线的信号的活性／非活性将上述第 １和第２存储电路的存储内容送给上述读出位线的读出电路；（Ｍ）给出第１电位１电位线；（Ｎ）给出与上述第１电位线不同Ⅱ电位Ⅱ电位线；上述第１反相器具有：（Ａ－１）包含有与上述第２反相器的上述输出端连接的栅极、与上述第１电位线连接 的源极和与上述第１反相器的上述输出端连接的漏极的第１Ⅰ导电型晶体管；（Ａ－２）包含有与上述第２反相器的上述输出端连接的栅极、与上述第２电位线连接的源极和与上述第１反相器的上述输出端连接的漏极的第５Ⅱ导电型晶体管；上述第２反相器具有： （Ａ－３）包含有与上述第１反相器的上述输出端连接的栅极、与上述第１电位线连接的源极和与上述第２反相器的上述输出端连接的漏极的第２Ⅰ导电型晶体管；（Ａ－４）包含有与上述第１反相器的上述输出端连接的栅极、与上述第２电位线连接的源极和与上 述第２反相器的上述输出端连接的漏极的第６Ⅱ导电型晶体管；上述第３反相器具有：（Ｂ－１）包含有与上述第４反相器的上述输出端连接的...

【技术特征摘要】
JP 1997-8-1 208169/971.一种用来实现存储器单元电路的存储器单元的布局图，包括(A)由第1和第2反相器反向并联连接构成、从上述第1反相器的输出端输出存储内容I存储电路；(B)由第3和第4反相器反向并联连接构成、从上述第3反相器的输出端输出存储内容II存储电路；(C)载有一对互补的信号并使其存储在上述第1和第2存储电路中的任何一个的第1和第2写入位线；(D)包含与上述第1反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第1II导电型晶体管；(E)包含与上述第2反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第2II导电型晶体管；(F)包含与上述第3反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第3II导电型晶体管；(G)包含与上述第4反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第4II导电型晶体管；(H)与上述第1和第2II导电型晶体管的上述栅极共同连接、对上述第1存储电路进行控制、决定其可否从上述第1和第2写入位线写入I写入字线；(I)与上述第3和第4II导电型晶体管的上述栅极共同连接、对上述第2存储电路进行控制、决定其可否从上述第1和第2写入位线写入II写入字线；(J)总是向其中其一方加有非活性信号I和第2读出字线；(K)读出位线；(L)根据加给上述第1和第2读出字线的信号的活性/非活性将上述第1和第2存储电路的存储内容送给上述读出位线的读出电路；(M)给出第1电位I电位线；(N)给出与上述第1电位线不同II电位II电位线；上述第1反相器具有(A-1)包含有与上述第2反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第1I导电型晶体管；(A-2)包含有与上述第2反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第5II导电型晶体管；上述第2反相器具有(A-3)包含有与上述第1反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第2I导电型晶体管；(A-4)包含有与上述第1反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第6II导电型晶体管；上述第3反相器具有(B-1)包含有与上述第4反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第3I导电型晶体管；(B-2)包含有与上述第4反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第7II导电型晶体管；上述第4反相器具有(B-3)包含有与上述第3反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第4I导电型晶体管；(B-4)包含有与上述第3反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第8II导电型晶体管；上述读出电路包括(L-1)复合逻辑电路，它具有(L-1-1)与上述第2存储电路连接的第1输入端；(L-1-2)与上述第2读出字线连接的第2输入端；(L-1-3)与上述第1存储电路连接的第3输入端；(L-1-4)与上述第1读出字线连接的第4输入端；和(L-1-5)输出端；(L-2)第5I导电型晶体管，它包含有与上述第1电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；(L-3)第9II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；(L-4)第10II导电型晶体管，它包含有与上述第9II导电型晶体管的上述漏极连接的源极、与上述第1读出字线连接的栅极和与上述读出位线连接的漏极；(L-5)第11II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；(L-6)第12II导电型晶体管，它包含有与上述第11II导电型晶体管的上述漏极连接的源极、与上述第2读出字线连接的栅极和与上述读出位线连接的漏极；上述复合电路进而还包括(L-1-6)第6I导电型晶体管，它包含有与上述复合逻辑电路的上述输出端连接的漏极、与上述复合逻辑电路的上述第4输入端连接的栅极和源极；(L-1-7)第7I导电型晶体管，它包含有与上述复合逻辑电路的上述输出端连接的漏极、与上述复合逻辑电路的上述第3输入端连接的栅极和与上述第6I导电型晶体管的上述源极连接的源极；(L-1-8)第8I导电型晶体管，它包含有与上述第6I导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第1输入端连接的栅极和与上述第1电位线连接的源极；(L-1-9)第9I导电型晶体管，它包含有与上述第7I导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第2输入端连接的栅极和与上述第1电位线连接的源极；(L-1-10)第13II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述第4输入端连接的栅极和漏极；(L-1-11)第14II导电型晶体管，它包含有与上述第13II导电型晶体管的上述漏极连接的漏极、与上述复合逻辑电路的上述第3输入端连接的栅极和与上述复合逻辑电路的上述输出端连接的源极；(L-1-12)第15II导电型晶体管，它包含有源极、与上述复合逻辑电路的上述第1输入端连接的栅极和与上述复合逻辑电路的上述输出端连接的漏极；(L-1-13)第16II导电型晶体管，它包含有与上述第15II导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第2输入端连接的栅极和与上述第2电位线连接的源极；该存储器单元布局图的特征在于，在第1行配置排列着II导电型晶体管的第1行的晶体管阵列，在第2行配置排列着I导电型晶体管的第2行的晶体管阵列，上述第1行和第2行晶体管阵列也按每一列对齐配置；在上述第1行晶体管阵列中，在第1列上配置上述第3II导电型晶体管，在第2列上配置上述第7II导电型晶体管，在第3列上配置上述第8II导电型晶体管，在第4列上配置上述第4II导电型晶体管，在第5列上配置上述第2II导电型晶体管，在第6列上配置上述第6II导电型晶体管，在第7列上配置上述第16II导电型晶体管，在第8列上配置上述第15II导电型晶体管，在第9列上配置上述第14II导电型晶体管，在第10列上配置上述第13II导电型晶体管，在第11列上配置上述第9II导电型晶体管，在第12列上配置上述第10II导电型晶体管，在第13列上配置上述第12II导电型晶体管，在第14列上配置上述第11II导电型晶体管，在第15列上配置上述第5II导电型晶体管，在第16列上配置上述第1II导电型晶体管；进而，上述第3II导电型晶体管的漏极区和上述第7II导电型晶体管的漏极区配置在同一区域内，上述第7II导电型晶体管的源极区和上述第8II导电型晶体管的源极区配置在同一区域内，上述第8II导电型晶体管的漏极区和上述第4II导电型晶体管的漏极区配置在同一区域内，上述第4II导电型晶体管的源极区和上述第7II导电型晶体管的源极区配置在同一区域内，上述第2II导电型晶体管的漏极区和上述第6II导电型晶体管的漏极区配置在同一区域内，上述第6II导电型晶体管的源极区和上述第16II导电型晶体管的源极区配置在同一区域内，上述第16II导电型晶体管的漏极区和上述第15II导电型晶体管的源极区配置在同一区域内，上述第15II导电型晶体管的漏极区和上述第14II导电型晶体管的源极区配置在同一区域内，上述第14II导电型晶体管的漏极区和上述第13II导电型晶体管的漏极区配置在同一区域内，上述第13II导电型晶体管的源极区和上述第9II导电型晶体管的源极区配置在同一区域内，上述第9II导电型晶体管的漏极区和上述第10II导电型晶体管的源极区配置在同一区域内，上述第10II导电型晶体管的漏极区和上述第12II导电型晶体管的漏极区配置在同一区域内，上述第12II导电型晶体管的源极区和上述第11II导电型晶体管的漏极区配置在同一区域内，上述第11II导电型晶体管的源极区和上述第5II导电型晶体管的源漏极区配置在同一区域内，上述第5II导电型晶体管的漏极区和上述第1II导电型晶体管的漏极区配置在同一区域内；在上述第2行晶体管阵列中，在第2列上配置上述第3I导电型晶体管，在第3列上配置上述第4I导电型晶体管，在第6列上配置上述第2I导电型晶体管，在第8列上配置上述第8I导电型晶体管，在第9列上配置上述第7I导电型晶体管，在第10列上配置上述第6I导电型晶体管，在第11列上配置上述第9I导电型晶体管...

【专利技术属性】
技术研发人员：涉谷宏治，新居浩二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]