三重阱结构的半导体集成电路的制造方法技术

半导体集成电路的制造方法。在Ｎ型半导体衬底上形成Ｎ阱、Ｐ阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，用抗蚀剂掩模掩模氧化硅膜的必要区域，随后在Ｎ阱和Ｐ阱的底部按达到飞越距离程度的注入能量离子注入Ｐ型杂质，接着腐蚀除去未被抗蚀剂掩模覆盖区域的氧化硅膜，除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖区域上形成薄的栅极氧化膜，随后按常规工序形成栅电极、源和漏扩散层。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及。以往，在DRAM和SRAM等半导体集成电路中强烈要求低消耗功率化，低电源电压化是一种很好的方法。但是，由于从外部供给的外部电源电压Vext规格固定，因而不能充分自由地设定这种低电源电压。所以不能很好地进行使外部电源电压Vext不加改变地仅仅设定芯片内部使用的较低的内部电源电压Vint。在CMOS构成的半导体集成电路中，在使用外部电源电压Vext和内部电源电压Vint两种电源电压的情况下，N阱必须有两种。就是说，必须有设定外部电源电压Vext的N阱和设定内部电源电压Vint的N阱。作为实现它的阱结构，例如如附图说明图16所示，其为一种使用P型硅衬底101，在其表面上形成N阱103、105的阱结构。在DRAM和SRAM等半导体集成电路中存在采用这种阱结构的问题。下面以DRAM为例说明该问题。图17是DRAM存储单元的等效电路图。图中，存储单元由一个电容器150和一个NMOS 151构成。在NMOS 151的栅极上连接字线152，在源、漏的一方连接位线153，而另一方连接存储单元电容器150。再有，在存储单元电容器150上积蓄电荷的状态为保持信息状态。在存取存储单元时升高字线152的电位，使NMOS 151导通。在这种状态下，接通位线153，进行存储单元电容器150上信息的写入/读出。以上就是存储单元的工作原理。在DRAM中把这样的存储单元排列成阵列状。将这些存储单元阵列形成在P阱内。再有，在DRAM中除存储单元阵列部分外，还设有外围电路部分和输入输出电路部分。如图16所示形成该DRAM的情况下，由于包括所有形成存储单元阵列的P阱102的P阱连通衬底后变为导通状态，所以会引起以下问题。就是说，输入输出接线端上需要负电位的情况下，从与输入接线端连接的N+扩散层108向P阱104内放出电子，该电子通过衬底101到达存储单元部分113的P阱102，进入该阱内的n+扩散层110，这样会消除与其连接的存储单元电容器111的电荷。此外，在外围电路部分的P阱中产生的电气噪声会传播至存储单元部分113的P阱102，存在受到不能正确地读出存储单元信息等不良影响的可能性。此外，由于必须完全接通P阱的电位，所以出于软错误的对策和为了元件隔离区耐压的提高，把存储单元部分113的P阱102的电位设定为负，对于外围电路部分的P阱，为了防止闭锁就不能使接地电位不变。作为解决以上问题的方法，例如在特开平9-55483号公报中披露了三重阱结构。下面，用图8说明这种三重阱结构现有技术的例子。图中，在N型硅衬底121中形成附加于N阱125、126和P阱122、123上的埋入的P型层124。而且，N阱125被P阱123和埋入的P型层124包围，与N型硅衬底121电绝缘。另外，在被埋入的P型层124包围的N阱125中施加内部电源电压Vint，而在未被埋入的P型层124包围的N阱126中施加外部电源电压Vext。对于P阱122、123来说，由于衬底为N型衬底，所以它们相互电绝缘。该三重阱结构中，由于可以使用设定内部电源电压Vint的N阱125和设定外部电源电压Vext的N阱126的两种类型，所以P阱也相互电绝缘。因此，由于即使输入输出接线端上需要负电位，从与该接线端连接的n+扩散层中对P阱放出电子，该电子也被N型硅衬底121吸收，所以不能到达存储单元部分113的P阱122。因此，通过输入输出接线端需要负电位，就不用担心存储单元的信息被消去。此外，由于存储单元部分113的P阱112利用N型硅衬底121与外围电路部分的P阱电绝缘，所以外围电路部分中产生的电气噪声也不会传播至存储单元部分113，存储单元的信息也不会丢失。此外，由于存储单元部分113的P阱112利用N型硅衬底121与外围电路部分和输入输出电路部分的P阱电绝缘，所以为了软错误对策和元件隔离区耐压提高，把存储单元部分113的P阱电位设定为负，相对于外围电路部分和输入输出电路部分的P阱可以使接地电位不变。这样，由于三重阱结构中有很多优点，所以在DRAM和SRAM中使用三重阱结构的情况较多。另一方面，对半导体集成电路要求低消耗功率化的同时还要求高速化。为了高速化，就要求使MOSFET的导通电流增大。栅极氧化膜的薄膜化可作为使导通电流增大的方法。但是，如果电源电压一定而仅使栅极氧化膜薄膜化，那么供给栅极氧化膜的电场变强，不能确保栅极氧化膜的可靠性。因此，为了使栅极氧化膜变薄，也必须降低电源电压。但如上所述，即使可以下降芯片内部使用的内部电源电压Vint，但从外部供给的外部电源电压Vext由规格决定而不能任意地下降的情况较多。这种情况下，由于为了与电压高的外部电源电压Vext一致，就必须把栅极氧化膜的厚度设定得较厚，所以即使内部电路中内部电源电压Vint降低也要使用厚的栅极氧化膜，从而使导通电流小，阻碍高速化。作为解决该问题的方法，特开平9-186244号公报中披露了一种方法。该方法的特征在于，在一个芯片内使用两种栅极氧化膜，按厚于内部电源电压Vint使用的内部电路的MOSFET的栅极氧化膜的厚度形成外部电源电压Vext使用的输入输出电路部分的MOSFET的栅极氧化膜厚度。由此，原样维持输入输出电路部分的MOSFET的栅极氧化膜的可靠性，仅较薄地形成内部电路的MOSFET的栅极氧化膜，可以使导通电流增大。下面，参照图19说明该半导体集成电路的制造工序。首先，通过热氧化在整个表面上形成氧化硅膜141。接着，如图19(a)所示，按照光刻法用抗蚀剂掩模145仅覆盖输入输出电路部分140。随后，有选择地腐蚀除去未被抗蚀剂掩模145覆盖区域的氧化硅膜141，再次对整个表面热氧化。于是，如图19(b)所示，在形成内部电路的区域142上形成薄的栅极氧化膜144，在输入输出电路部分140上形成厚的栅极氧化膜143。但是，这种方法中存在增加工序数的问题。就是说，在栅极氧化膜为单一膜的情况下，为了栅极氧化膜的形成仅进行一次热氧化就可以，但该方法中，为了栅极氧化膜143的形成，在进行热氧化后，必须追加一次掩模工序，腐蚀氧化膜，再次进行热氧化。这样，在两种栅极氧化膜厚度结构中，存在掩模工序变多，成本变高的缺点。再有，在DRAM和SRAM等半导体集成电路中，即使外部电源电压Vext下降变得与内部电源电压Vint相同，在使用一种栅极氧化膜厚度的情况下，也不能使栅极氧化膜薄得符合内部电源电压Vint的要求。其理由是由于为了进行字线升压在连接字线的栅极上需要比内部电源电压Vint高的电压的缘故。下面，以DRAM为例用图17说明字线升压。如上所述的DRAM中，在存储单元电容器150中积蓄电荷保存信息。在存储单元电容器150上写入高电位时，预先使位线153为内部电源电压Vint，提高字线152的电位，使NMOS 153导通。于是，从位线153向存储单元电容器150送入电荷，使存储单元电容器150的电位变为高电位。其中，在使字线152的电位仅上升至内部电源电压Vint的情况下，在存储单元电容器150上相对内部电源电压Vint仅写入NMOS 151的Vt部分的低电位。因此，字线152的电位相对内部电源电压Vint达到NMOS 151的Vt部分的高电位，在存储单元电容器150上可写入内部电源电压Vint的电位本文档来自技高网...

【技术保护点】
三重阱结构的半导体集成电路的制造方法，其特征在于，在氧化硅膜的腐蚀掩模中同时使用埋入的杂质层的离子注入掩模，利用该腐蚀在一片芯片上形成两种膜厚的栅极氧化膜。

【技术特征摘要】
JP 1998-3-5 053912/981．三重阱结构的半导体集成电路的制造方法，其特征在于，在氧化硅膜的腐蚀掩模中同时使用埋入的杂质层的离子注入掩模，利用该腐蚀在一片芯片上形成两种膜厚的栅极氧化膜。2．三重阱结构的半导体集成电路的制造方法，其特征在于，在N型半导体衬底上形成N阱、P阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，接着用抗蚀剂掩模氧化硅膜的必要区域，随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入P型杂质，该离子注入后，腐蚀除去未被抗蚀剂覆盖区域的氧化硅膜，接着除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖的区域上形成薄的栅极氧化膜，随后按照通常的半导体制造工序形成栅电极、源和漏扩散层。3．如权利要求2所述的三重阱结构的半导体集成电路的制造方法，其特征在于，所述抗蚀剂掩模的区域是需要外部电源电压的输入输出电路部分和DRAM中进行字线升压的存储单元部分。4．如权利要求2或3中任...

【专利技术属性】
技术研发人员：内田哲弥，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]