集成射频电路制造技术

射频电路（３１０）可以在建立起两个反向偏置结的三重阱（３１６、３１８、３２０）上方形成。通过调节结两端的偏置，可以减小结电容，从而减小从射频电路（３１０）到衬底（３１６）的电容性耦合，改善电感器的自谐振频率并减小干扰信号和噪声从底层衬底到有源电路和无源元件如电容器和电感器的耦合。因此，一些射频装置（如无线电设备）、蜂窝电话和收发信机（如蓝牙收发信机）、逻辑器件以及闪速存储器和ＳＲＡＭ存储器全都可以采用ＣＭＯＳ制造工艺在同一集成电路芯片中形成。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总的涉及包括有源器件和电感器与电容器之类无源元件的射频(RF)集成电路，它们用于射频设备(如蜂窝电话)以及无线网络设备(如蓝牙设备和其它无线设备与个人数字助理)。
技术介绍
按照惯例，依据过程的相容性和其它考虑因素，在集成电路制造工艺中将集成电路分成不同的类别。一般而言，在同一集成电路内，不应将射频电路与逻辑电路混在一起。射频电路是涉及对射频信号，如蜂窝电话信号进行滤波和检波的模拟电路。与此不同，逻辑电路一般包含构成集成电路器件的晶体管和另一些有源元件。例如，双极技术可用来制成射频电路，而标准互补金属氧化物半导体(CMOS)工艺则可用来制造逻辑电路。存储电路可能构成又一类别的电路。通常对于存储电路的制造，由于一些特殊设计考虑，如需要多个门电极和特殊的电压供给，有可能采用一些特殊工艺。因此，存储电路往往与逻辑电路分开来单独制造。再一类电路是所谓混合信号电路，这类电路既包含数字元件又包含模拟元件。这些信号也可以单独加以考虑，使得一个包含射频信号处理、射频集成电路、混合信号电路、逻辑电路和存储电路的器件可能由多个独立制造的集成电路芯片构成。电子器件的成本与可能实现的集成度密切相关。可集成在单一集成电路中的器件越多和可采用高度重复的技术制造的器件类型越多，则最终的价格便越低。遗憾的是，由于不同类型集成电路之间的不相容性，至今尚不能用同一标准CMOS集成电路工艺来既制造射频电路、混合信号电路、逻辑电路，又制造存储电路。在CMOS工艺中，由射频电路引起的一个问题是，一些无源元件，如电容器和电感器可能严重地受构成它们的衬底的不利影响。特别是，例如衬底与集成电路电感器之间可以产生耦合。这种耦合可能导致电感性电路性能的下降。因此，电感性电路可以在双极集成电路或绝缘体上硅(silicon over insulator SOI)集成电路中形成，而不采用标准CMOS逻辑工艺。这样，便需要多个集成电路，即单独用于逻辑电路、射频电路、存储电路和混合信号电路的集成电路。为了克服这个耦合问题，已做出一些努力。例如，Silicon Wave公司曾提出过将逻辑元件和射频元件都集中在同一个芯片上的所谓绝缘体上硅(SOI)BiCMOS(双极CMOS)集成电路方案。然而，采用绝缘体上硅工艺会使制造过程大为复杂，且使成本增加。此外，美国和世界上其它地方的大多数半导体制造厂已致力于金属氧化物半导体制造工艺。SOI工艺对将现有一些昂贵制造设备厂改造为普遍生产并不合适。将射频元件同其它器件进行集成出现的另一个问题是要求包含片上逻辑电路。这些逻辑电路可能含有在某些情况下用来控制整个射频集成电路的处理器或其它器件。由于碰撞电离和其它一些原因，其中包括某些逻辑电路中出现的高转换速度问题，逻辑电路可能产生噪声，对片上射频元件的工作带来不利影响。
技术实现思路
因此，需要寻求将射频电路和逻辑电路两者集成在同一芯片上的方法。本专利技术提供一种方法，该方法包括在衬底的三重阱上方形成共源-共栅放大电路(cascode circuit)的共栅极晶体管，和经电阻器对所述三重阱中任一阱加偏压。本专利技术提供一种集成电路，该集成电路包括衬底，在所述衬底上方形成的共源-共栅放大电路，和在所述共源-共栅放大电路下方的所述衬底内形成的三重阱。附图说明图1是不同系列集成电路工艺的描绘，这些技术可根据本专利技术的实施方案在同一集成电路上完成；图2是根据本专利技术一种实施方案的蜂窝电话方框图；图3是根据本专利技术一种实施方案的蓝牙收发信机的方框图；图4是根据本专利技术一种实施方案的电感性电路元件的放大截面图；图5是根据本专利技术一种实施方案的电感性元件的放大俯视图； 图6是图4和图5所示电感性元件的等效电路；图7是图5所示电感性元件实施方案的透视图；图8A和图8B是在本专利技术中可以采用的电感性元件两个不同层面的俯视图；图9是可用于本专利技术的电感性元件另一种实施方案的放大截面图；图10是图9所示电感性元件的透视图；图11是图9所示实施方案中第1层的俯视图；图12是图9所示实施方案中第2层的俯视图；图13是图9所示实施方案中第3层的俯视图；图14是形成电感性元件的1～3层组合效应的正视图；图15是本专利技术的另一种实施方案的俯视图；图16是根据本专利技术的一种示范性实施方案的浓度与距离的关系曲线；图17是现有技术实施方案的放大截面图；图18是图17所示实施方案中浓度与深入衬底的距离的关系曲线；图19是根据本专利技术的一种实施方案的经放大的集成电路截面图；图20是根据图19所示电路的本专利技术的一种实施方案的布局图；图21是图19和图20所示集成电路的一种实施方案的方框图；以及图22是本专利技术的另一种实施方案的放大截面图。具体实施例方式参考图1，集成电路10可能包括工作在100兆赫以上的模拟电路元件，如射频元件12、混合信号元件14以及逻辑和存储元件16，所有元件都集成在同一单片集成电路内。射频电路元件(如电感器、电容器和晶体管)与衬底之间的耦合，若未有效地加以消除，则可通过在射频元件与衬底之间建立有效反偏置二极管来减小。这种反偏置二极管可以采用三重阱制造工艺形成，其中，电感性电路元件和晶体管是在独立的三重阱上形成。此外，存储元件，如闪速存储器和静态随机存取存储器(SRAM)可以在同一衬底上采用形成诸如微处理器和数字信号处理器之类逻辑电路的相同方法制造。例如，转让给本项申请受让人的美国专利5,926,418和5,867,425中所揭示的方法，可以用来形成逻辑器件和闪速存储器。图2示出了用于蜂窝电话10a中的射频收发信机，包括天线18、射频单元20、逻辑单元22、存储器26和接口24。接口24提供可以在显示屏上显示的图形用户界面，以执行蜂窝电话10a的功能。逻辑单元22还可能包括利用存储器26工作的微处理器。在本专利技术的一种实施方案中，存储器26为闪速存储器。射频单元20可能包括包含电感性电路的多个无源元件。根据本专利技术的一种实施方案，射频单元20以及天线18可以采用集成电路工艺来形成，从而建立包括18、20、22、24和26等所有单元的单一集成电路。在另一些实施方案中，则可以在同一集成电路芯片上制造出一些但不是全部的模拟元件和数字元件。通常，互补金属氧化物半导体工艺可用来在单一芯片上形成图2中所示的所有元件。然而，在某些情况下，有可能将特殊元件分割到两个或多个集成电路内。但是，设计人员可以根据设计考虑而不是工艺和技术不相容性灵活地将特殊元件安置到特定的集成电路上。此外，干扰信号与射频单元20中所含射频元件的耦合问题，可以通过在用来形成蜂窝电话10a的所有元件的公共衬底内构成有效反偏置二极管加以避免。类似地，供例如根据蓝牙技术规范的无线网络用的集成收发信机10b也可采用相同原理来制造。蓝牙收发信机10b包括与无线电设备30相耦合的天线28。无线电设备30与链路基带控制器或链路控制器32相耦合。中央处理器单元34与接口36和存储器38相耦合。在本专利技术的一些实施方案中，存储器38可能是闪速存储器。在一种实施方案中，所有元件均能集成到单一芯片内。图4中示出集成射频(RF)元件40，该元件可以与图2和图3实施方案的射频单元20或无线电设备30一起使用，或与任何其它使用电感性元件的集成电路一起使用。在这种情况下，三重阱定义为在衬底42本文档来自技高网...

【技术保护点】
一种方法，包括： 在衬底中的三重阱上方形成共源－共栅放大电路的共栅极晶体管；和 经电阻器对所述三重阱中的一阱加偏压。

【技术特征摘要】
US 2001-9-6 09/9482711.一种方法，包括在衬底中的三重阱上方形成共源-共栅放大电路的共栅极晶体管；和经电阻器对所述三重阱中的一阱加偏压。2.权利要求1的方法，包括在三重阱上方形成集成电感器。3.权利要求1的方法，包括在所述衬底中形成的N型阱内形成P型阱。4.权利要求3的方法，包括经电阻器对N型阱和P型阱加偏压。5.权利要求1的方法，包括将所述共栅极晶体管的源极与另一个晶体管的源极相耦合。6.权利要求5的方法，包括从所述共栅极晶体管的漏极获取所述共源-共栅放大电路的输出。7.权利要求4的方法，包括对所述部分加偏压，以使所述共源-共栅放大电路的输出与衬底隔离。8.权利要求7的...

【专利技术属性】
技术研发人员：王鼎华，CL胡，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]