用于智能存储器接口的方法和设备技术

本发明专利技术涉及用于智能存储器接口的方法和设备。一个实施例涉及一种存储器结构，包括存储体组和端口仿真电路模块。所述存储体组包括多个存储器存储体，每个存储器存储体具有一个读取端口和一个写入端口。所述端口仿真电路模块为所述存储体组提供组读取/写入端口和组读取端口。另一实施例涉及一种端口仿真电路模块。所述端口仿真电路模块包括：端口仿真控制电路，所述端口仿真控制电路接收包括针对组读取/写入端口的第一地址和针对组读取端口的第二地址的控制信号；针对所述组读取/写入端口的第一数据路径电路；以及针对所述组读取端口的第二数据路径电路，其中所述第二数据路径电路输出第二读取数据。也公开了其他实施例和特征。

Methods and devices for intelligent memory interface

【技术实现步骤摘要】
用于智能存储器接口的方法和设备
本申请是申请号为：201710384433.5，专利技术名称为：用于智能存储器接口的方法和设备的分案申请。本公开一般地涉及用于与存储器设备进行通信的接口架构的

技术介绍
静态随机存取存储器(SRAM)通常被用在集成电路中。SRAM单元具有在无需刷新的情况下保持数据的有利特征。SRAM单元可以包括不同数量的晶体管，并且常常因此通过晶体管的数量来指代(例如，六晶体管(6T)SRAM、八晶体管(8T)SRAM等)。晶体管通常形成用于存储位的数据锁存器。可以添加附加晶体管以控制对晶体管的访问。SRAM单元通常被布置为具有行和列的阵列。通常，SRAM单元的每行连接到字线，所述字线确定当前SRAM单元是否被选择。SRAM单元的每列连接到位线，所述位线被用于将位存储到SRAM单元中或者从SRAM单元读取。
技术实现思路
一个实施例涉及一种存储器结构，所述存储器结构包括存储体（bank）组和端口仿真电路模块。所述存储体组包括多个存储器存储体，每个存储器存储体具有一个读取端口和一个写入端口。所述端口仿真电路模块为所述存储体组提供组读取/写入端口和组读取端口。另一实施例涉及一种端口仿真电路模块。所述端口仿真电路模块包括：端口仿真控制电路，所述端口仿真控制电路接收包括针对组读取/写入端口的第一地址和针对组读取端口的第二地址的控制信号；针对所述组读取/写入端口的第一数据路径电路；以及针对所述组读取端口的第二数据路径电路，其中所述第二数据路径电路输出第二读取数据。另一实施例涉及一种从存储器存储体组读取数据的方法。从所述存储器存储体组的读取/写入端口接收请求在指定的存储器存储体中的读取地址处的数据的数据读取。做出所述指定的存储器存储体具有来自所述存储器存储体组的读取端口的冲突数据读取的确定。从所述存储器存储体组中的所有其他存储器存储体中的所述读取地址读取数据。使用从所有其他存储器存储体中的所述读取地址读取的数据来重建在所述指定的存储器存储体中的所述读取地址处的所述数据。另一实施例涉及一种向存储器存储体组写入数据的方法。接收请求新数据被写入到所述存储器存储体组中的指定的存储器存储体中的写入地址的数据写入。读取在所述指定的存储器存储体中的所述写入地址处的先前数据。计算更新的奇偶性，并且所述更新的奇偶性被写入到所述存储器存储体组的奇偶性存储器存储体中的所述写入地址。所述新数据被写入到所述指定的存储器存储体中的所述写入地址。其他实施例和特征也被公开。附图说明图1描绘了依照本专利技术的实施例的被组织成多个存储器通道的示例性存储器架构，每个存储器通道包括多个存储体组，并且每个存储体组包括多个SRAM存储体。图2描绘了依照本专利技术的实施例的示例性存储体组的进一步细节。图3是依照本专利技术的实施例的图2中所描绘的存储体组的信号的示例性时序图。图4描绘了依照本专利技术的实施例的示例性端口仿真控制电路的细节。图5描绘了依照本专利技术的实施例的端口A写入和读取数据路径电路的细节。图6是依照本专利技术的实施例的用于来自仿真1RW端口的冲突存储体内的条目的数据读取的方法的流程图。图7是依照本专利技术的实施例的用于来自仿真1RW端口的存储体中的条目的数据写入的方法的流程图。图8是可包括本专利技术的各方面的现场可编程门阵列(FPGA)的简化部分框图。图9是可采用本专利技术的技术的示例性数字系统的框图。具体实施方式本公开提供用于智能存储器接口的电路结构和操作方法。智能存储器接口能够执行智能存储器功能并且可以从没有存储器访问限制的1R+1W（一个读取端口和一个写入端口）SRAM存储体的合集中提供仿真1R+1RW（一个读取端口和一个读取/写入端口）SRAM通道。智能存储器接口也可以被配置为使得1R+1WSRAM存储体的合集在不期望仿真1R+1RWSRAM通道的情况下用作大型1R+1WSRAM。所实现的配置可能取决于映射到集成电路的核心逻辑的应用。“智能性”经由原子操作功能性被提供给1RW端口。原子操作功能性允许应用在不影响原始存储器带宽的情况下并且用低功率对SRAM存储器本身执行智能存储器操作。智能存储器接口可以有利地减少常见读取-修改-写入操作所需要的应用功率和事务带宽。这通过去除将来自SRAM的读取数据以物理方式传送回到集成电路的核心逻辑(诸如，例如现场可编程门阵列的核心结构)以得到修改的需要并且将写入数据传送回以被写入到相同SRAM位置来完成。智能存储器接口也可以有利地允许为存储并转发存储器应用而交换临时数据存储内容。这降低了应用的存储器容量、功率和带宽要求。图1描绘了依照本专利技术的实施例的被组织成多个存储器通道的示例性存储器架构，每个存储器通道包括多个存储体组，并且每个存储体组包括多个SRAM存储体。如所描绘的，通道引导（steering）逻辑可以用于与L个存储器通道(存储器通道0、存储器通道1、存储器通道2、...、存储器通道L-2和存储器通道L-1)对接，并且通道引导逻辑可以与集成电路的核心逻辑(诸如FPGA的可编程结构)对接。通道引导逻辑操作用于从来自核心逻辑的多个输入引导对和来自相应的存储器通道的访问(读取/写入命令和读取/写入数据)。可以存在来自核心逻辑的多个存储器通道访问端口，并且，在那种情况下，通道引导逻辑将访问从特定访问端口引导到正确的存储器通道。在一些实施例中，通道引导逻辑可用UIB-lite(其是通用接口总线的简化版本)代替。针对存储器通道0的内部结构示出了扩展视图，并且相同的内部结构也将存在于其他L-1个存储器通道中。如所示，每个存储器通道包括M个存储体组(存储体组0、存储体组1、存储体组2、...、存储体组M-2和存储体组M-1)。针对存储体组0的内部结构示出了扩展视图，并且相同的内部结构也将存在于其他M-1个存储体组中。如所示，每个存储体组包括N个SRAM存储体(存储体0、存储体1、存储体2、...、存储体N-2和存储体N-1)、端口仿真电路模块和通道逻辑。如所指示的，存储体N-1可以是存储体组的示例性实施方式中的奇偶性存储体。每个存储体组使用通道逻辑来与通道引导逻辑对接。通道逻辑使用将读取/写入命令解码到相应的存储体组并且使用如由端口仿真电路模块所提供的端口A和端口B来与存储器通道中的每个存储体组对接。端口A是组读取/写入端口，并且端口B是组读取端口。图2描绘了依照本专利技术的实施例的示例性存储体组的进一步细节。如所描绘的，可以使用N个1R+1WSRAM存储体(存储体0、存储体1、...、存储体N-2、存储体N-1)和端口仿真电路模块来形成存储体组。存储体组中的1R+1WSRAM存储体中的一个是奇偶性存储体。在示例性实施方式中，存储体N-1是奇偶性存储体。每个1R+1WSRAM存储体具有一个读取端口(B)和一个写入端口(A)。更特别地，每个SRAM存储体n具有控制(MEA/MEB)端口、地址A(ADRA)端口、地址B(ADRB)端口、数据读取(QB)端口本文档来自技高网...

【技术保护点】
1.一种现场可编程门阵列系统，包括：/n可配置为实现用户逻辑设计的现场可编程门阵列逻辑电路；/n包括多个存储器通道的存储器，/n其中现场可编程门阵列逻辑电路是与存储器分开的芯片；以及/n耦合在现场可编程门阵列逻辑电路和存储器之间通道引导电路，/n其中，通道引导电路基于地址灵活地在现场可编程门阵列逻辑电路的多个部分之一与多个存储器通道之一之间路由存储器事务。/n

【技术特征摘要】
20160627 US 15/1936861.一种现场可编程门阵列系统，包括：
可配置为实现用户逻辑设计的现场可编程门阵列逻辑电路；
包括多个存储器通道的存储器，
其中现场可编程门阵列逻辑电路是与存储器分开的芯片；以及
耦合在现场可编程门阵列逻辑电路和存储器之间通道引导电路，
其中，通道引导电路基于地址灵活地在现场可编程门阵列逻辑电路的多个部分之一与多个存储器通道之一之间路由存储器事务。


2.根据权利要求1所述的现场可编程门阵列系统，其中所述存储器事务与存储器读取相关联。


3.根据权利要求2所述的现场可编程门阵列系统，其中所述通道引导电路在耦合到现场可编程门阵列逻辑电路的多个部分中的任何一个的多个存储器通道的不同存储器通道之间路由存储器事务。


4.根据权利要求3所述的现场可编程门阵列系统，其中所述通道引导电路路由响应于所述存储器事务而生成的读取数据，并且其中所述通道引导电路可操作以：
经由多个存储器通道中的第一通道将现场可编程门阵列逻辑电路的第一部分连接至存储器的第一部分；
经由多个存储器通道中的第二通道将现场可编程门阵列逻辑电路的第一部分连接至存储器的第二部分；
经由第一通道将现场可编程门阵列逻辑电路的第二部分连接到存储器的第一部分；以及
经由第二通道将现场可编程门阵列逻辑电路的第二部分连接到存储器的第二部分。


5.根据权利要求1所述的现场可编程门阵列系统，其中所述存储器和所述现场可编程门阵列逻辑电路共同位于单个板上。


6.根据权利要求5所述的现场可编程门阵列系统，其中所述通道引导电路被设置在存储器和单个板上的现场可编程门阵列逻辑电路之间，从而使得通过通道引导电路发送存储器事务。


7.根据权利要求1所述的现场可编程门阵列系统，其中所述现场可编程门阵列逻辑电路可配置为使用从所述多个存储器通道中的至少一个存储器通道读取并发送到所述现场可编程门阵列逻辑电路的多个部分中的任何一个的数据。


8.根据权利要求1所述的现场可编程门阵列系统，其中所述通道引导电路包括硬化逻辑。


9.根据权利要求1所述的现场可编程门阵列系统，其中所述通道引导电路耦合到与写入电路分开的读取电路。


10.一种方法，包括：
从现场可编程门阵列逻辑电路的第一部分接收命令，所述现场可编程门阵列逻辑电路被配置为实现用户逻辑设计；
至少部分地基于所述命令，确定从存储器的多个部分中访问存储器的第一部分；以及
经由包括多个数据路径的交换网络的第一数据路径访问存储器的第一部分，其中所述第一数据路...

【专利技术属性】
技术研发人员：CH郑，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US