减少化学机械研磨工艺缺陷的电路布局及其制造方法技术

一种减少化学机械研磨工艺缺陷的电路布局及其制造方法，适用于减少化学机械研磨的工艺缺陷，该半导体基板上包含多条第一电路结构与至少两条的第二电路结构，其中第二电路结构用以分别串接多条第一电路结构的前端与后端，以利于化学机械研磨工艺中平均多条第一电路结构的前端与后端的受力面积，减少研磨缺陷的发生。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器的电路布局及其制造方法，特别是有关于一种减少化学机械研磨工艺缺陷的半导体存储器电路布局及其制造方法。随着IC元件逐渐进入小尺寸、高聚集化的多层导线后，黄光工艺中对聚焦深度(Depth of Focus；简称DOF)有较高的限制，因此对平坦化有极高的要求，特别是在随机存取存储器(RAM)或逻辑电路等半导体产品需要三层或四层以上的金属层，对平坦化技术的需求更显得重要。由于研磨的过程除了靠机械力之外，研磨液在晶片表面亦产生化学作用，因此称为化学机械研磨。另一方面，在化学机械研磨工艺的硬设备中，研磨头被用来将晶片压在研磨垫上并带动晶片旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶片与研磨垫间。影响化学机械研磨工艺的变量包括有(1)研磨头所施的压力与晶片的平坦度。(2)晶片与研磨垫的旋转速度。(3)研浆与研磨颗粒的化学成份和温度。(4)研磨垫的材质与磨损性等等。参照附图说明图1，其中显示半导体晶片上向上凸起的介电层与导电层的俯视图。明确地说，在半导体基板10上的某一层电路结构中具有多条向上凸起的电路结构20，该凸起的电路结构20中包含介电层与导电层，且该凸起的电路结构例如可以是控制栅极(Control Gate)，即字线，经由控制栅极的电压控制可对存储器内的快闪存储胞进行数据的写入和删除的动作。基板10中的两电路结构20间是扩散区30，用以分别形成源极或漏极区。此外，并在基板10中制作隔离结构40，用以隔离出每个存储胞的激活区(Active Region)，该隔离结构40例如是以区域氧化法(LOCOS)形成的场氧化层，或是较佳的浅沟槽隔离(STI)结构。继续参照图1，图中显示四条相互平行的电路结构20，在化学机械研磨的平坦化工艺中，该电路结构20前端与后端所受到研磨头所施的压力与该电路结构20其它部位所受到的研磨压力并不相同，在前、后端受到的研磨压力来自各方向，较其它部位而言受力方向并不平均，其所遭受的剪应力亦较其它部位为大，因此在化学机械研磨的过程中容易在电路结构20两端角落造成结构体的破坏。承上所述，改进上述化学机械研磨工艺缺陷的方向有二，一为改善化学机械研磨的控制方法，例如改进研磨头所施压力的均匀度、研浆颗粒的化学成份或是研磨垫的材质等等。另一个方向则是，直接改善半导体晶片的电路结构强度，降低化学机械研磨工艺缺陷发生的可能性，有效提高半导体晶片的生产良率。本专利技术提供一种减少化学机械研磨工艺缺陷的半导体元件电路布局，该电路布局位于半导体基板上至少包含多条第一电路结构，与至少两条第二电路结构，用以分别串接多条第一电路结构的前端与后端，以利于化学机械研磨工艺中平均多条第一电路结构的前端与后端的受力面积，减少研磨缺陷的发生。根据上述目的，本专利技术亦提供一种半导体晶片基板上电路布局的制造方法，适用于减少化学机械研磨的工艺缺陷，该制造方法是在半导体晶片基板上形成多条第一电路结构，并在该半导体晶片基板上形成至少两条第二电路结构，而且该两条第二电路结构分别串接第一电路结构的前端与后端，以利于化学机械研磨工艺中平均第一电路结构前端与后端的受力面积，减少研磨缺陷的发生。图中符号说明10半导体基板 20 电路结构30扩散区 40 隔离结构50电路结构角落端100 半导体基板 110隔离结构112 氧化层 114多晶硅层116 氮化层 118HDP氧化层120 HDP氧化层 122氮化硅顶帽层130a 第一电路结构 130b 第二电路结构140 扩散区 150边界区请参照图2A，其为一快闪存储胞的剖面示意图，更明确地说该剖面图所显示的位置大约位于如图1所示一快闪存储胞中电路结构20的前端或后端，而其中电路结构20的角落端50在化学机械研磨工艺中遭受研磨垫或研磨溶液颗粒的不当受力而破坏。而且，在后续的蚀刻工艺中此遭受研磨破坏的角落端50将更进一步地继续扩大，如图2B所示。如此一来，图案化后的半导体晶片其功能将不如预期，甚至发生失效的状况。承上所述，本专利技术利用一种新的电路布局设计，以强化上述半导体元件的电路结构强度。以下再以图3A至图3F将上述快闪存储胞的工艺加以描述，以清楚说明本专利技术实际的应用情形。请参照图3A，首先提供一半导体基板100，例如是具有<100>晶格排列的P型硅基板。接着在基板100中制作隔离结构110，规划出每个存储胞的激活区(Active Region)，隔离结构110例如是以区域氧化法(LOCOS)形成的场氧化层，或者是较佳的浅沟槽隔离(STI)结构，图中显示的是浅沟槽隔离结构。接着在基板100上依序形成栅极氧化层112、导电层114以及介电层116。栅极氧化层112可以利用热氧化技术形成，所形成的厚度约在30～150埃左右。导电层114可以是一多晶硅层，可利用低压化学气相沉积(LPCVD)在600～650℃左右形成，所形成的厚度约在500～1500埃左右，并且该导电层114亦可以是掺杂多晶硅层。此外，介电层116可以是氮化硅层，其亦利用化学气相沉积形成，所形成的厚度约在1100～2400埃左右。然后利用传统的光刻及蚀刻技术，定义出所需的图案，去除不需要的部分，图案化氮化硅层116、多晶硅层114与栅极氧化层112，以形成多条线形堆栈层，如图中所示。请参照图3B，接着在基板100上覆盖一层绝缘层118，该绝缘层118例如是氧化硅层，且该绝缘层118较佳是以高密度等离子体化学气相沉积法(HDP-CVD)所形成的氧化硅层，做垂直方向的沉积，以形成致密的绝缘层结构，所形成的绝缘层118厚度约为1.5～3.5千埃。特别的是，绝缘层118覆盖在介电层116角落的厚度因为是以高密度等离子体化学气相沉积法(HDP-CVD)所形成，因此只有300～500埃。接着请参照图3C，去除部分高密度等离子体氧化层118直到剩下所需的厚度而变成高密度等离子体氧化层120，高密度等离子体氧化层120的厚度约略大于多晶硅层114的厚度，大约为0.5～2千埃，其去除方法可以利用湿式浸渍蚀刻，以时间控制方式达到所需厚度，较佳是以反应离子蚀刻(RIE)来达成。因为高密度等离子体氧化层118覆盖在氮化硅层116角落的厚度只有300～500埃，因此经过上述的湿式浸渍蚀刻或反应离子蚀刻工艺后，氮化硅层116顶部边缘的顶角便显露出来。接着，形成氮化硅的顶帽层122覆盖高密度等离子体氧化层120与氮化硅层116顶部边缘顶角，如图3D所示。由于氮化硅层116顶部的边缘顶角已显露出来，因此顶帽层122的氮化硅层便与氮化硅层116顶部的边缘顶角结合在一起，以有效隔离氮化硅层116顶部的高密度等离子体氧化层与氮化硅层116、多晶硅层114以及垫氧化层112两旁的高密度等离子体氧化层。请参照图3E，接着进行化学机械研磨工艺。为克服传统化学机械研磨工艺中产生缺陷的机会，本专利技术在形成上述图3A至图3D的电路结构时，乃在半导体晶片激活区间的边界上同步形成同样具有高密度等离子体氧化层120、氮化硅层116、多晶硅层114以及垫氧化层112的线形堆栈层。易言之，在半导体晶片激活区间的线形堆栈层为多条凸起的第一电路结构130a，而位于半导本文档来自技高网...

【技术保护点】
一种位于半导体晶片基板上的电路布局，适用于减少化学机械研磨的工艺缺陷，该半导体基板上具有多条第一电路结构，其特征在于，该电路布局至少包含： 至少两条第二电路结构位于该半导体晶片基板上，而且该两条第二电路结构分别串接该多条第一电路结构的前端与后端，以利于化学机械研磨工艺中平均该多条第一电路结构的前端与后端的受力面积，减少研磨缺陷的发生。

【技术特征摘要】
1.一种位于半导体晶片基板上的电路布局，适用于减少化学机械研磨的工艺缺陷，该半导体基板上具有多条第一电路结构，其特征在于，该电路布局至少包含至少两条第二电路结构位于该半导体晶片基板上，而且该两条第二电路结构分别串接该多条第一电路结构的前端与后端，以利于化学机械研磨工艺中平均该多条第一电路结构的前端与后端的受力面积，减少研磨缺陷的发生。2.如权利要求1的电路布局，其特征在于该第一电路结构位于该半导体晶片的激活区上。3.如权利要求2的电路布局，其特征在于该多个第一电路结构间的该半导体晶片基板是扩散区。4.如权利要求1的电路布局，其特征在于该第二电路结构位于该半导体晶片激活区间的边界上。5.如权利要求4的电路布局，其特征在于该边界的宽度为1.5μm。6.如权利要求1的电路布局，其特征在于该第二电路结构的宽度为0.3μm。7.如权利要求1的电路布局，其特征在于该第一电路结构与该第二电路结构至少包含一导体层与一绝缘层位于该导体层之上。8.如权利要求7的电路布局，其特征在于该导体层还包含多晶硅层。9.如权利要求7的电路布局，其特征在于该绝缘层还包含氮化硅层。10.一种半导体晶片基板上电路布局的制造方法，...

【专利技术属性】
技术研发人员：苏俊联，秦启元，陈铭祥，吴宗显，林益世，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]