电路布局方法及布局电路技术

本发明专利技术提供一种电路布局方法，包含有：在布局区域上设置多个标准单元，并对这些标准单元进行布线；在布局区域上增设备用单元，用于在增加或更改功能时代替上述标准单元其中之一；以及在布局区域上增设组合连结单元，用于连结提供至被代替的标准单元的电压。本发明专利技术的电路布局方法，通过在芯片的布局区域上增设组合连结单元，特别在与备用单元对应的标准单元周围设置至少一个组合连结单元，从而避免了布线拥塞。

【技术实现步骤摘要】

本专利技术是关于电路布局，尤其是关于电路布局方法及具有组合连结单元(combined tie cell)的布局电^各。
技术介绍
设计工程师(以下称"工程师")在布局区域上设置并布线(route)标准单 元之后，通常还会在布局区域上准备一些备用(spare)单元，用于在芯片开发 (tap out)出来之后增加更多功能或改变设计电路。然而，这些备用单元最初并 不连结到任何标准单元，因此应将其与高连结(tie-high)电路或低连结(tie-low) 电^各相连，以避免浮动(float )。图1显示集成电路的布局区域100的一部分的示意图。布局区域100的这 部分上没有特别显示出标准单元。备用单元A与高连结电路101相连，备用单 元C与高连结电路103相连，以及备用单元B与低连结电路102相连。因此， 提供给备用单元A及C的电压为高电压Vdd,而提供给备用单元B的电压为低 电压Vss。此外，布局区域100的其余部分由标准填充单元(normal filler cell) 填充。某些情况下，利用工程变更命令(Engineering Change Order, ECO)，在芯 片开发出来之后，工程师通过用备用单元代替标准单元的其中一个，从而变更 芯片的一些功能。图2显示在接收到工程变更命令之前，集成电路的布局区域 200的一部分的示意图。标准单元D与E耦合于其它的标准单元(未显示于图 中)，其中标准单元D与E分别对应于备用单元D，与E，。备用单元D，与E，分别 耦合于高连结电路D与低连结电路E，以避免浮动。此外，布局区域200的其 余部分由标准填充单元(如电容单元)来填充。芯片开发出来之后，工程师可能发现标准单元D与E的运作情况低于期望 值，因此需要用备用单元D，与E，来代替标准单元D与E。图3显示在接收到工 程变更命令之后，集成电路的布局区域200的一部分的示意图。现已成为标准单元的备用单元D，与E，，引导为耦合于其它的标准单元(未显示于图3中)， 这些标准单元最初耦合于标准单元D与E。被代替的标准单元D与E (现已成 为备用单元D与E)分别耦合于高连结电路D与低连结电路E，以避免浮动。 然而，被代替的标准单元D与E可能与相应的连结电路距离较远，从而会造成 布线拥塞(routing congestion )。
技术实现思路
本专利技术提供一种电路布局方法及具有组合连结单元(combined tie cell)的布 局电路，以解决现有技术中布线拥塞(routing congestion)的技术问题。依据本专利技术的实施例，提供一种电路布局方法，包含有在布局区域上设 置多个标准单元，并对上述标准单元进行布线(routing);在布局区域上增设备用 (spare)单元，用于在增加或更改功能时代替上述标准单元其中之一；以及在布 局区域上增设组合连结单元，用于连结(tying)提供至被代替的标准单元的电压。依据本专利技术的另一实施例，提供一种布局电路，包含有多个标准单元， 设置于布局区域上；备用单元，设置于布局区域上，用于代替上述标准单元其 中之一；以及组合连结单元，设置于布局区域上，用于连结提供至被代替的标 准单元的电压。本专利技术的电路布局方法及布局电路与现有技术相比较，其有益效果包括 通过在芯片的布局区域上增设组合连结单元，特别在与备用单元对应的标准单 元周围"i殳置至少一个组合连结单元，从而避免了布线拥塞。附图说明图1显示集成电路的一部分布局区域的示意图。图2显示在接收到工程变更命令之前，集成电路的一部分布局区域的示意图。图3显示在接收到工程变更命令之后，集成电路的一部分布局区域的示意图。图4显示依据本专利技术实施例的集成电路的一部分布局区域的示意图。图5显示本专利技术组合连结单元实施例的示意图。图6显示本专利技术组合连结单元另一实施例的示意图。图7显示依据本专利技术实施例的电路布局方法的流程图。图8为本专利技术组合连结单元的高连结电路的示意图。 图9为本专利技术组合连结单元的低连结电路的示意图。 图IO为本专利技术组合连结单元的电容电路的示意图。具体实施例方式在本说明书以及权利要求当中使用了某些词汇来指称特定的元件，本领域 的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本 说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能 上的差异作为区分的准则，在通篇说明书及权利要求书当中所提及的"包含有" 是开放式的用语，故应解释成"包含有但不限定于"，此外，"耦合" 一词在此 包含任何直接及间接的电气连接手段，因此，若文中描述第一装置耦合于第二 装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接 手段间接地电气连接至第二装置。以下是实现本专利技术的实施例，仅用于阐释基本原理，并非用于限定本专利技术。 本专利技术的范围应以4又利要求所界定的范围为准。阅读了下文对于附图所示实施 例的详细描述之后，本专利技术对所属
的技术人员而言将显而易见。图4显示依据本专利技术实施例的集成电路的布局区域400的部分示意图。首 先，在布局区域400上设置与布线(route)标准单元，并增设备用(spare)单 元。图4中所示的布局区域400的部分区域上显示了标准单元F、 G、 H、 I及备 用单元F，、 G，、 H，、 I，。标准单元F、 G、 H、 I为原始标准单元，用于执行首次 开发出来的芯片的某些特定功能。增设的备用单元F，、 G，、 H，、 I，可在首次开发 后依据工程变更命令(Engineering Change Order, ECO)来增加更多功能，或改 变设计电路。举例来i兌，备用单元F，、 G，、 H，、 I，可在首次开发后代替原始标准 单元F、 G、 H、 I。在布局区域400中增设包含高连结(tie-high)电路与低连结 (tie-low)电路的组合连结单元(combined tie cell) CTFC，如使其环绕于备用单 元F，、 G，、 H，、 I，与标准单元F、 G、 H、 I。高连结电路(未显示于图4中)用 于连结第一供应电压(如Vdd)与被代替的标准单元，以提供大致等于或低于 第一供应电压的第一连结电压(如高连结电压)。低连结电路(未显示于图4中) 用于连结第二供应电压(如Vss)与被代替的标准单元，以提供大致等于或高于 第二供应电压的第二连结电压(如低连结电压)。也就是说，组合连结单元CTFC 可提供被代替的标准单元所需的高连结电压或低连结电压。再者，依据另一实施例，组合连结单元CTFC可进一步包含电容电3各(capacitance circuit),用于 维持电压稳定性。组合连结单元CTFC设置于靠近备用单元F、 G，、 H，、 I，的位置或靠近标准 单元F、 G、 H、 I的位置，或者与备用单元及标准单元均靠近的位置，用于避免 线路拥塞。也就是说，组合连结单元CTFC与备用单元或标准单元之间的距离 越小越好。本例中，首次开发后标准单元F、 G、 H、 I可由相应的备用单元F，、 G，、 H，、 I，所代替，因而组合连结单元CTFC设置于靠近标准单元F、 G、 H、 I401。请注意，标准单元、组合连结单元CTFC以及标准填充单元401均耦合于 供应电压Vdd与Vss之间。举例来说，若标准单元F本文档来自技高网...

【技术保护点】
一种电路布局方法，包含有：　在布局区域上设置多个标准单元，并对该多个标准单元进行布线；　在该布局区域上增设备用单元，该备用单元用于在增加或更改功能时代替该多个标准单元其中之一；以及　在该布局区域上增设组合连结单元，用于连结 提供至该被代替的标准单元的电压。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：蔡同凯，林志青，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]