电路布局的调整方法技术

本发明专利技术提供了一种电路布局的调整方法，包括提供布局图形的步骤，所述的布局图形包括具有交叠区域的压应力膜图形和拉应力膜图形，以及在所述交叠区域的接触孔图形，所述交叠区域的边界包括相对的压应力膜图形边界和拉应力膜图形边界，其特征在于，还包括下述步骤：调整所述交叠区域的压应力膜图形边界或拉应力膜图形边界，以使接触孔图形仅在调整后的压应力膜图形区域或仅在调整后的拉应力膜图形区域，从而提高互连插塞的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别 涉及一种。
技术介绍
半导体集成电路的设计和制造过程主要包括根据所需实现的功能进行集成电路设计；根据集成电路设计进行集成电路布局；对集成电路布局进行设计规则检查和逻辑操作；考量曝光时的光学邻近效应(OPE，Optical Proximity Effect)对集成电路布局进行光学邻近修正(OPC，Optical Proximity Correction)；然后，以上述经过检查和修正的集成电路布局制作光罩；最后，使用光刻工艺将光罩上的集成电路布局曝光在半导体芯片上。过去，设计和制造工艺往往是独立的，也就是说，集成电路设计的设计工程师考虑的重点是在于所要实现的电路功能，而不是所设计的电路在后续工艺制程中的可制造性， 这样往往会使形成的芯片上的半导体器件很难达到对于性能的要求。例如目前对于互补金属氧化物(CMOS)半导体场效应晶体管而言，常使用拉应力膜形成NMOS晶体管的应变通道区域，使用压应力膜形成PMOS晶体管的应变通道区域，从而可以提高NMOS晶体管和PMOS晶体管的载流子的迁移率，以增加元件的效能。在申请号为 200710101226. 0的中国专利文献中公开了一种半导体器件，其包含有CMOS器件。下面结合现有的具有应力膜的CMOS器件进行说明，如图1所示，CMOS器件包括 有源区10，其由半导体衬底中隔离区20以外的区域构成；栅绝缘膜30，其形成在所述有源区10之上；栅电极40，其形成在所述栅绝缘膜30之上；源/漏区50，其形成在位于所述半导体衬底中栅电极40两侧的有源区10中；以及形成在NMOS晶体管上的拉应力膜60，其可以为NMOS晶体管沟道区的栅长方向上产生拉应力，形成在PMOS晶体管上的压应力膜70，其可以为PMOS晶体管沟道区的栅长方向上产生压应力。在现有技术中，在形成应力膜时，为了保证压应力膜70和拉应力膜60之间不出现空隙，通常拉应力膜60和压应力膜70会出现交叠，这样如果在设计电路时在交叠位置设计了接触孔80，那么由于这个位置具有两层应力膜，因此在刻蚀形成接触孔80时很难完全刻蚀开，从而可能使得利用所述接触孔80形成的互连插塞断路。
技术实现思路
本专利技术解决的问题是提供一种，从而提高互连插塞的性能。为了解决上述问题，本专利技术提供了一种，包括提供布局图形的步骤，所述的布局图形包括具有交叠区域的压应力膜图形和拉应力膜图形，以及在所述交叠区域的接触孔图形，所述交叠区域的边界包括相对的压应力膜图形边界和拉应力膜图形边界，还包括下述步骤调整所述交叠区域的压应力膜图形边界或拉应力膜图形边界，以使接触孔图形仅在调整后的压应力膜图形区域或仅在调整后的拉应力膜图形区域。可选的，所述接触孔图形具有与交叠区域的边界相对的相对边界。可选的，所述调整所述压应力膜图形边界为将所述压应力膜图形边界朝向所述拉应力图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述拉应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与拉应力膜图形边界之间。可选的，所述调整所述拉应力膜图形边界为将所述拉应力膜图形边界朝向所述压应力图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述压应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与压应力膜图形边界之间。可选的，所述调整所述拉应力膜图形边界为将部分拉应力膜图形边界朝向所述压应力膜图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述压应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与压应力膜图形边界之间，所述部分拉应力膜图形边界是指所述拉应力膜图形边界的与所述接触孔图形的相对边界相对的部分及沿所述相对的部分向两边延伸特定长度的部分。可选的，所述调整所述压应力膜图形边界为将部分压应力膜图形边界朝向所述拉应力膜图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述拉应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与拉应力膜图形边界之间，所述部分压应力膜图形边界是指所述压应力膜图形边界的与所述接触孔图形的相对边界相对的部分及沿所述相对的部分向两边延伸特定长度的部分。可选的，所述调整所述压应力膜图形边界是指若所述交叠区域的压应力膜图形边界穿过所述接触孔图形，则调整所述压应力膜图形边界。可选的，所述调整所述拉应力膜图形边界是指若所述交叠区域的拉应力膜图形边界穿过所述接触孔图形，则调整所述拉应力膜图形边界。可选的，所述特定长度为0.08 μ m。可选的，所述接触孔为正方形，所述接触孔的长X宽为0.06μπιΧ0.06μπι，交叠区域的宽度为0. 06 μ m。与现有技术相比，本专利技术主要具有以下优点本专利技术通过调整所述交叠区域的压应力膜图形边界或拉应力膜图形边界，以使接触孔图形仅在调整后的压应力膜图形区域或仅在调整后的拉应力膜图形区域，这样使得根据该布局得到的接触孔图形由于仅覆盖有压应力膜图形或者拉应力膜图形，而不是被拉应力膜和压应力膜交叠覆盖，因此刻蚀时容易完全打开。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1是现有的在被应力膜覆盖的半导体器件中形成接触孔的示意图；图2是本专利技术的流程图；图3至图5是本专利技术的一实施例示意图；图6至图8是本专利技术的另一实施例示意图。具体实施方式由
技术介绍
可知，在现有技术中，在形成应力膜时，为了保证应力膜压应力膜和拉应力膜之间不出现空隙，通常拉应力膜图形和压应力膜图形会出现交叠，这样如果在设计电路时在交叠位置设计了接触孔，那么由于这个位置具有两层膜，因此在刻蚀形成接触孔时很难完全刻蚀开，从而可能使得利用所述接触孔形成的互连插塞断路。本专利技术的专利技术人经过大量的实验研究得到了一种，本专利技术调整所述交叠区域的压应力膜图形边界或拉应力膜图形边界，以使接触孔图形仅在调整后的压应力膜图形区域或仅在调整后的拉应力膜图形区域，使得接触孔位置的压应力膜和拉应力膜不交叠，这样使得根据该布局得到的接触孔由于覆盖有压应力膜或者拉应力膜，而不是被拉应力膜和压应力膜交叠覆盖，因此刻蚀时容易完全打开。为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实现方式做详细的说明。本专利技术利用示意图进行详细描述，在详述本专利技术实施例时， 为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图2是本专利技术的流程图，如图2所示，本专利技术的包括步骤S10:提供布局图形，所述的布局图形至少包括具有交叠区域的压应力膜图形和拉应力膜图形，在所述交叠区域具有接触孔图形；S20 调整所述交叠区域的压应力膜图形边界或拉应力膜图形边界，以使接触孔图形仅在调整后的压应力膜图形区域或仅在调整后的拉应力膜图形区域。图3是本专利技术的示意图。下面结合图2和图3对本专利技术的进行详细说明。首先，执行步骤S10，参考图3，提供布局图形，所述的布局图形至少包括具有交叠区域100的压应力膜图形101和拉应力膜图形103，在所述交叠区域100具有接触孔图形 1本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：程洁，刘庆炜，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：