CMOS及其形成方法技术

一种CMOS及其形成方法，其中，所述CMOS包括：半导体衬底，所述半导体衬底具有第一区域和第二区域；位于第一区域的半导体衬底上的NMOS晶体管，包括：第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区；位于第一抬高源/漏区内的第一金属硅化物接触区；位于第二区域的半导体衬底上的PMOS晶体管，包括：第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；位于第二抬高源/漏区内靠的第二金属硅化物接触区，第二金属硅化物接触区的厚度小于第一金属硅化物接触区的厚度。减小了第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响。

【技术实现步骤摘要】
CMOS及其形成方法
本专利技术涉及半导体制作领域，特别涉及一种CMOS及其形成方法。
技术介绍
金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。现有技术提供了一种晶体管的形成方法。请参考图1至图3，为现有技术的晶体管的形成方法剖面结构示意图。请参考图1，提供半导体衬底100，对所述半导体衬底100进行离子注入，形成阱区101；在所述半导体衬底100表面形成栅极结构，所述栅极结构包括位于半导体衬底表面的栅极氧化层102和位于栅氧化层表面的栅电极103。请参考图2，在栅极结构两侧的半导体衬底100内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。接着，请参考图3，在栅极结构两侧的侧壁形成侧墙105；以所述栅极结构和侧墙105为掩模，对所述半导体衬底100进行源/漏区重掺杂注入，在栅极结构两侧的半导体衬底100内形成源区/漏区106。上述晶体管的容易产生短沟道效应，且沟道区载流子的迁移率有限，为解决上述问题，申请号为US4998150的美国专利中提出一种具有抬高源区/漏区（raisedsourceanddrain）的晶体管，包括：位于半导体衬底表面的栅极结构；位于栅极结构两侧的抬高源区/漏区，抬高源区/漏区的表面高于半导体衬底表面；位于抬高源漏区表面的金属硅化物接触区。但是，上述具有抬高源区/漏区的晶体管的性能有限。
技术实现思路
本专利技术解决的问题是提供一种CMOS及其形成方法，提高晶体管的性能。为解决上述问题，本专利技术实施例提供了一种CMOS的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底上形成有NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区，第二区域的半导体衬底上形成有PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；在所述半导体衬底表面形成介质层，介质层的表面与第一栅极结构和第二栅极结构的表面齐平；刻蚀所述介质层，形成暴露所述第一抬高源/漏区的部分表面的第一刻蚀孔，以及暴露所述第二抬高源/漏区的部分表面的第二刻蚀孔；对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区；对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，第二非晶化区的厚度小于第一非晶化区的厚度；在第一非晶化区形成第一金属硅化物接触区，在第二非晶化区形成第二金属硅化物接触区。可选的，所述第一非晶化工艺为第一离子注入工艺，所述第二非晶化工艺为第二离子注入工艺，第一离子注入工艺的能量大于第二离子注入工艺的能量。可选的，所述第一离子注入工艺的剂量为1E14~1E15atom/cm2，能量为2~20Kev。可选的，所述第二离子注入工艺的剂量为5E13~4E14atom/cm2，能量为500ev~8Kev。可选的，所述第一离子注入和第二离子注入注入的离子为硅离子、锗离子、氮离子或氩离子。可选的，所述第一非晶化区的厚度为50~300埃。可选的，所述第二非晶化区的厚度为5~100埃。可选的，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20~300埃。可选的，所述第一抬高源/漏区包括：位于第一栅极结构两侧第一区域的半导体衬底内的第一源/漏区和位于半导体衬底表面的第二源/漏区，第一源/漏区与第二源/漏区相接触并且位置相对应。可选的，所述第二源/漏区的材料为硅或者掺杂有碳离子的硅。可选的，所述第二抬高源/漏区包括：位于第二栅极结构两侧第二区域的半导体衬底内的第三源/漏区和位于半导体衬底表面的第四源/漏区，第三源/漏区与第四源/漏区相接触并且位置相对应。可选的，所述第三源/漏区与第四源/漏区的材料为硅锗。可选的，所述第一金属硅化物接触区和第二金属硅化物接触区的形成过程为：在第一非晶化区和第二非晶化区表面形成金属层；对所述半导体衬底进行退火，在第一非晶化区形成第一金属硅化物接触区，第一金属硅化物接触区的大小与第一非晶化区的大小相适应，在第二非晶化区形成第二金属硅化物接触区，第二金属硅化物接触区的大小与第二非晶化区的大小相适应；去除未反应的金属层。可选的，所述金属层的材料为镍或钴。可选的，还包括：在第一刻蚀孔和第二刻蚀孔内填充满金属，在第一刻蚀孔内形成第一插塞，在第二刻蚀孔内形成第二插塞。本专利技术实施例还提供例如一种CMOS，包括：半导体衬底，所述半导体衬底具有第一区域和第二区域；位于第一区域的半导体衬底上的NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区；位于第一抬高源/漏区内靠近顶部表面的第一金属硅化物接触区；位于第二区域的半导体衬底上的PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；位于第二抬高源/漏区内靠近顶部表面的第二金属硅化物接触区，第二金属硅化物接触区的厚度小于第一金属硅化物接触区的厚度。可选的，所述第一金属硅化物接触区的厚度为50~300埃。可选的，所述第二金属硅化物接触区的厚度为5~100埃。可选的，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20~300埃。可选的，第一金属硅化物接触区和第二金属硅化物接触区的材料为硅化镍或硅化钴。与现有技术相比，本专利技术技术方案具有以下优点：本专利技术实施例中的CMOS的形成方法，对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区，对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，在第一非晶化区的大小与形成第一金属硅化物接触区大小相适应，第二非晶化区与形成的第二金属硅化物接触区大小相适应，从而可以较好的控制第一金属硅化物接触区和第二金属硅化物接触区的大小，并且第二非晶化区的厚度小于第一非晶化区的厚度，使得第一金属硅化物接触区产生的拉应力适中，第二金属硅化物接触区的拉应力较小；第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面，使得第二金属硅化物接触区与PMOS沟道区的距离较远，减小了第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。进一步，第二非晶化区的厚度为5~100埃，在CMOS集成工艺中，在第二非晶化区形成第二金属硅化物接触区时，在接触电阻较小的同时，使得第二金属硅化物接触区本身产生的拉应力较小，从而使得第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。本专利技术实施例中所述CMOS具有NMOS晶体管和PMOS晶体管，所述NMOS晶体管具有第一抬高源/漏区，第一抬高源/漏区内靠近顶部表面具有第一金属硅化物接触区，所述PMOS晶体管具有第二抬高源/本文档来自技高网...

【技术保护点】
一种CMOS的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底上形成有NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区，第二区域的半导体衬底上形成有PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；在所述半导体衬底表面形成介质层，介质层的表面与第一栅极结构和第二栅极结构的表面齐平；刻蚀所述介质层，形成暴露所述第一抬高源/漏区的部分表面的第一刻蚀孔，以及暴露所述第二抬高源/漏区的部分表面的第二刻蚀孔；对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区；对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，第二非晶化区的厚度小于第一非晶化区的厚度；在第一非晶化区形成第一金属硅化物接触区，在第二非晶化区形成第二金属硅化物接触区。

【技术特征摘要】
1.一种CMOS的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底上形成有NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区，第二区域的半导体衬底上形成有PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；在所述半导体衬底表面形成介质层，介质层的表面与第一栅极结构和第二栅极结构的表面齐平；刻蚀所述介质层，形成暴露所述第一抬高源/漏区的部分表面的第一刻蚀孔，以及暴露所述第二抬高源/漏区的部分表面的第二刻蚀孔；采用第一离子注入工艺对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区；采用第二离子注入工艺对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，第二非晶化区的厚度小于第一非晶化区的厚度；在第一非晶化区形成第一金属硅化物接触区，在第二非晶化区形成第二金属硅化物接触区。2.如权利要求1所述的CMOS的形成方法，其特征在于，第一离子注入工艺的能量大于第二离子注入工艺的能量。3.如权利要求2所述的CMOS的形成方法，其特征在于，所述第一离子注入工艺的剂量为1E14～1E15atom/cm2，能量为2～20Kev。4.如权利要求2所述的CMOS的形成方法，其特征在于，所述第二离子注入工艺的剂量为5E13～4E14atom/cm2，能量为500ev～8Kev。5.如权利要求2所述的CMOS的形成方法，其特征在于，所述第一离子注入和第二离子注入注入的离子为硅离子、锗离子、氮离子或氩离子。6.如权利要求1所述的CMOS的形成方法，其特征在于，所述第一非晶化区的厚度为50～300埃。7.如权利要求1所述的CMOS的形成方法，其特征在于，所述第二非晶化区的厚度为5～100埃。8.如权利要求1所述的CMOS的形成方法，其特征在于，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20～300埃。9.如权利要求1所述的CMOS的形成方法，其特征在于，所述第一抬高源/漏区包括：位于第一栅极结构两侧第一区域的半导体衬底内的第一源/漏区和位于半导体衬底表面的第二源/漏区，第一源/漏区与第二源/漏区相接触并且位置相对应。10.如权利要求9所述的CMOS的形成方法，...

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：