半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法技术

形成于第一半导体晶体层上的第一沟道型的第一MISFET的第一源极和第一漏极以及形成于第二半导体晶体层上的第二沟道型的第二MISFET的第二源极和第二漏极由同一种导电物质构成，该导电物质的功函数ΦM满足式1及式2的至少之一的关系，(式1)(式2)且其中，表示N型半导体晶体层的电子亲和力、及Eg2表示P型半导体晶体层的电子亲和力及禁带宽度。

Semiconductor device, semiconductor substrate, method for manufacturing semiconductor substrate, and method for manufacturing semiconductor device

The first source of the first MISFET type first groove is formed on the first semiconductor crystal layer on the electrode and a first drain ditch type second and second formed in a semiconductor crystal layer on the second MISFET second source and drain by second with a conductive material, the work function of the conductive material to meet with M the relationship between type 1 and type 2 of at least one of the (1) (2) and the representation of electron affinity, N type semiconductor crystal layer and the Eg2 type P semiconductor crystal layer of electron affinity and band width.

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。另外，本申请是在平成22年度，由独立行政法人新能源.产业技术综合开发机构委托研究的“纳米电子半导体新材料.新结构纳米电子器件技术开发硅平台上πι-v族半导体沟道晶体管技术研究开发”，适用于产业技术能力强化法第19条的专利申请。
技术介绍
GaAs, InGaAs等II1-V族化合物半导体具有高电子迁移率，Ge、SiGe等IV族半导体具有高空穴迁移率。因此，如果是由II1-V族化合物半导体构成N沟道型的MOSFET (Metal-0xide-Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)，由IV族半导体构成P沟道型的M0SFET，则能够实现具备高性能的CMOSFET (ComplementaryMetal-Oxide-Semiconductor Field Effect Transistor,互补金属氧化物半导体场效应晶体管)。非专利文献I中公开了在单个基板上形成有以II1-V族化合物半导体为沟道的N沟道型MOSFET和以Ge为沟道的P沟道型MOSFET的CMOSFET结构。非专利文献I:S.Takagi，et al.，SSE, vol.51，pp.526-536,2007.
技术实现思路
专利技术要解决的问题为了将以II1-V族化合物半导体为沟道的N沟道型MISFET(Metal-1nsulator-Semiconductor Field-Effect Transistor,金属-绝缘体-半导体场效应晶体管)(以下简称为“nMISFET”)和以IV族半导体为沟道的P沟道型MISFET(以下简称为:“pMISFET”)形成于一个基板上，就需要有将nMISFET用的II1-V族化合物半导体和pMISFET用的IV族半导体形成于同一基板上的技术。当考虑到制造LSI (Large Scale Integration,大规模集成电路)时，最好将nMISFET用的II1-V族化合物半导体晶体层和pMISFET用的IV族半导体晶体层形成于可利用现有制造装置和现有工艺的硅基板上。另外，为了将由 nMISFET 和 pMISFET 构成的 CMISFET (ComplementaryMetal-1nsulator-Semiconductor Field-Effect Transistor)低价格且高效率地制造成LSI，最好要采用同时形成nMISFET和pMISFET的制造过程。尤其是，如果能够同时形成nMISFET的源极和漏极以及pMISFET的源极和漏极，则能够简化工艺，削减成本，并同时能够容易地应对元件的微细化。例如，在nMISFET的源漏极形成区域及pMISFET的源漏极形成区域将作为源漏极的材料形成为薄膜，进而通过光刻等进行构图成形，从而能够同时形成mMISFET的源极和漏极以及pMISFET的源极和漏极。然而，在形成nMISFET的II1-V族化合物半导体晶体层与形成pMISFET的IV族半导体晶体层中，构成材料不同。因此，nMISFET或pMISFET的一方或双方的源漏极区域的电阻变大，或者nMISFET或pMISFET的一方或双方的源漏极区域与源漏极电极之间的接触电阻变大。因此很难减小nMISFET和pMISFET双方的源漏极区域的电阻或与源漏极电极的接触电阻。本专利技术的目的是提供一种半导体器件及其制造方法，当在一个基板上形成由沟道为II1-V族化合物半导体的nMISFET和沟道为IV族半导体的pMISFET构成的CMISFET时，同时形成nMISFET和pMISFET的各个源极及各个漏极，并且减小源漏极区域的电阻或与源漏极电极的接触电阻。而且，该目的还在于提供一种适用于这种技术的半导体基板。解决问题的方案为了解决上述问题，在本专利技术的第一方式中提供一种半导体器件，包括:基底基板；第一半导体晶体层，位于基底基板的上方；第二半导体晶体层，位于第一半导体晶体层的部分区域的上方；第一 MISFET，以第一半导体晶体层中上方没有第二半导体晶体层的区域的一部分为沟道，具有第一源极及第一漏极；以及第二 MISFET，以第二半导体晶体层的一部分为沟道，具有第二源极及第二漏极；第一 MISFET为第一沟道型的MISFET，第二MISFET为与第一沟道型不同的第二沟道型的MISFET ;第一源极、第一漏极、第二源极及第二漏极由同一种导电物质构成，导电物质的功函数ΦΜ满足式I及式2的至少之一的关系，(式I) φι<ΦΜ<φ2+Εο2(式2) |Φμ~ΦιI^0.1eV，且，| (cp2+Eg2) -Φμ|在0.leVο其中，φι表示构成第一半导体晶体层及第二半导体晶体层中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力，《Ρ2及Eg2表示构成第一半导体晶体层及第二半导体晶体层中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。还可以进一步包括:第一隔离层，位于基底基板与第一半导体晶体层之间，用于将基底基板与第一半导体晶体层电隔离；以及第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。还可以进一步包括:第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。此时，基底基板与第一半导体晶体层在接合面处相接触；基底基板的位于接合面附近的区域可以含有表现出P型或η型导电类型的杂质原子；第一半导体晶体层的位于接合面附近的区域可以含有表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。基底基板可以与第一隔离层相接触，此时，基底基板的与第一隔离层相接触的区域具有导电性；对基底基板的与第一隔离层相接触的区域施加的电压可以作为背栅电压作用于第一MISFET。第一半导体晶体层可以与第二隔离层相接触，此时，第一半导体晶体层的与第二隔离层相接触的区域具有导电性；对第一半导体晶体层的与第二隔离层相接触的区域施加的电压可以作为背栅电压作用于第二 MISFET。当第一半导体晶体层由IV族半导体晶体构成时，第一 MISFET最好为P沟道型MISFET ;当第二半导体晶体层由II1-V族化合物半导体晶体构成时，第二 MISFET最好为N沟道型MISFET。当第一半导体晶体层由II1-V族化合物半导体晶体构成，第一 MISFET最好为N沟道型MISFET ;当第二半导体晶体层由IV族半导体晶体构成时，第二 MISFET最好为P沟道型MISFET。作为导电物质可以举出TiN、TaN、石墨烯、HfN或WN。在本专利技术的第二方式中提供一种用于第一方式的半导体器件的半导体基板，包括:基底基板、第一半导体晶体层和第二半导体晶体层，第一半导体晶体层位于基底基板的上方，第二半导体晶体层位于第一半导体晶体层的一部分或全部的上方。可以进一步包括:第一隔离层，位于基底基板与第一半导体晶体层之间，用于将基底基板与第一半导体晶体层电隔离；以及第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。此时，作为第一隔离层可以举出由非晶质绝缘体构成的物质。或者，作为第一隔离层可以举出由具有比构成第一半导本文档来自技高网...

【技术保护点】
一种半导体器件，包括：基底基板；第一半导体晶体层，位于所述基底基板的上方；第二半导体晶体层，位于所述第一半导体晶体层的部分区域的上方；第一MISFET，以所述第一半导体晶体层中上方没有所述第二半导体晶体层的区域的一部分为沟道，具有第一源极及第一漏极；以及第二MISFET，以所述第二半导体晶体层的一部分为沟道，具有第二源极及第二漏极；所述第一MISFET为第一沟道型的MISFET，所述第二MISFET为与所述第一沟道型不同的第二沟道型的MISFET；所述第一源极、所述第一漏极、所述第二源极及所述第二漏极由同一种导电物质构成，所述导电物质的功函数ΦM满足式1及式2的至少之一的关系，式1：式2：其中，表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力，及Eg2表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。FDA0000421660180000011.jpg,FDA0000421660180000012.jpg,FDA0000421660180000013.jpg,FDA0000421660180000014.jpg...

【技术特征摘要】
【国外来华专利技术】2011.06.10 JP 2011-1307291.一种半导体器件，包括: 基底基板; 第一半导体晶体层，位于所述基底基板的上方； 第二半导体晶体层，位于所述第一半导体晶体层的部分区域的上方； 第一 MISFET，以所述第一半导体晶体层中上方没有所述第二半导体晶体层的区域的一部分为沟道，具有第一源极及第一漏极；以及 第二 MISFET，以所述第二半导体晶体层的一部分为沟道，具有第二源极及第二漏极； 所述第一 MISFET为第一沟道型的MISFET，所述第二 MISFET为与所述第一沟道型不同的第二沟道型的MISFET ； 所述第一源极、所述第一漏极、所述第二源极及所述第二漏极由同一种导电物质构成，所述导电物质的功函数ΦΜ满足式I及式2的至少之一的关系， 式 I:φ?<ΦΜ<φ2+Ε§2 式 2:1(1?,!≤0.leV, H.，I (f2+Eg2) -ΦΜ|≤0.1ε￥ 其中，Φι表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力，f2及Eg2表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。2.根据权利要求1所述的半导体器件，其中还包括: 第一隔离层，位于所述基底基板与所述第一半导体晶体层之间，用于将所述基底基板与所述第一半导体晶体层电隔离；以及 第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离。3.根据权利要求1所述的半导体器件，其中还包括:第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离； 所述基底基板与所述第一半导体晶体层在接合面处相接触； 所述基底基板的位于所述接合面附近的区域含有表现出P型或η型导电类型的杂质原子; 所述第一半导体晶体层的位于所述接合面附近的区域含有表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。4.根据权利要求2所述的半导体器件，其中: 所述基底基板与所述第一隔离层相接触； 所述基底基板的与所述第一隔离层相接触的区域具有导电性； 对所述基底基板的与所述第一隔离层相接触的区域施加的电压作为背栅电压作用于所述第一 MISFET。5.根据权利要求2所述的半导体器件，其中: 所述第一半导体晶体层与所述第二隔离层相接触； 所述第一半导体晶体层的与所述第二隔离层相接触的区域具有导电性；对所述第一半导体晶体层的与所述第二隔离层相接触的区域施加的电压作为背栅电压作用于所述第二 MISFET。6.根据权利要求1所述的半导体器件，其中: 所述第一半导体晶体层由IV族半导体晶体构成，所述第一 MISFET为P沟道型MISFET ；所述第二半导体晶体层由II1-V族化合物半导体晶体构成，所述第二 MISFET为N沟道型 MISFET。7.根据权利要求1所述的半导体器件，其中: 所述第一半导体晶体层由II1-V族化合物半导体晶体构成，所述第一 MISFET为N沟道型 MISFET ； 所述第二半导体晶体层由IV族半导体晶体构成，所述第二 MISFET为P沟道型MISFET。8.根据权利要求1所述的半导体器件，其中，所述导电物质为TiN、TaN、石墨烯、HfN或WN。9.一种半导体基板，是用于权利要求1所述半导体器件的半导体基板，包括:所述基底基板、所述第一半导体晶体层及所述第二半导体晶体层； 所述第一半导体晶体层位于所述基底基板的上方； 所述第二半导体晶体层位于所述第一半导体晶体层的一部分或全部的上方。10.根据权利要求9所述的半导体基板，进一步包括: 第一隔离层，位于所述基底基板与所述第一半导体晶体层之间，用于将所述基底基板与所述第一半导体晶体层电隔离；以及 第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离。11.根据权利要求10所述的半导体基板，其中，所述第一隔离层由非晶质绝缘体构成。12.根据权利要求10所述的半导体基板，其中，所述第一隔离层由具有比构成所述第一半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。13.根据权利要求9所述的半导体基板，其中进一步包括:第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离； 所述基底基板与所述第一半导体晶体层在接合面处相接触； 所述基底基板的位于所述接合面附近的区域含有表现出P型或η型导电类型的杂质原子; 所述第一半导体晶体层的位于所述接合面附近的区域含有表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。14.根据权利要求10所述的半导体基板，其中，所述第二隔离层由非晶质绝缘体构成。15.根据权利要求10所述的半导体基板，其中，所述第二隔离层由具有比构成所述第二半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。16.根据权利要求9所述的半导体基板，其中包括:多个所述第二半导体晶体层；多个所述第二半导体晶体层的每一个规则地排列于与所述基底基板的上表面相平行的面内。17.一种半导体基板的制造方法，是制造权利要求9所述半导体基板的方法，包括: 第一半导体晶体层形成步骤，在所述基底基板的上方形成所述第一半导体晶体层；以及 第二半导体晶体层形成步骤，在所述第一半导体晶体层中的部分区域的上方形成所述第二半导体晶体层； 所述第二半导体晶体层形成步骤包括: 外延生长步骤，通过外延晶体生长法在半导体晶体层形成基板上形成所述第二半导体晶体层； 第二隔离层形成步骤，在所述第一半导体晶体层上、所述第二半导体晶体层上、或所述第一半导体晶体层及所述第二半导体晶体层的双方上形成用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离的第二隔离层；以及 贴合步骤，将具有所述第一半导体晶体层的所述基底基板与所述半导体晶体层形成基板进行贴合，以使得所述第一半导体晶体层上的所述第二隔离层与所述第二半导体晶体层相接合，或者使得所述第二半导体晶体层上的所述第二隔离层与所述第一半导体晶体层相接合...

【专利技术属性】
技术研发人员：高田朋幸，山田永，秦雅彦，高木信一，前田辰郎，卜部友二，安田哲二，
申请(专利权)人：住友化学株式会社，国立大学法人东京大学，独立行政法人产业技术综合研究所，
类型：
国别省市：